Contacts du bus ISA. Bus système ISA Broches du bus ISA

Introduction

1 Analyse du sujet du travail de cours

2 Développement du schéma du module

3 Développement de modules logiciels

Conclusion

Annexe A
(informatif)

Myachev A.A., Ivanov V.V. Interfaces de systèmes informatiques basés sur des mini- et micro-ordinateurs / Ed. B.N. Naumova. - M. : Radio et communication, 1986.
Appendice B

TTL – logique transistor-transistor
Appendice B

1.1. Types d'appareils fonctionnant sur le bus ISA

2. Caractéristiques des maîtres dans le bus

2.1. CPU

2.2. Contrôleur DMA

2.3. Carte externe

2.4. Modes d’accès direct à la mémoire ou aux E/S

2.5. Mode de réinitialisation

2.6. Contrôleur de régénération de mémoire

3. Description générale du bus ISA

3.1. Espace d'adressage lors de l'accès à la mémoire

3.2. Espace d'adressage pour les périphériques d'E/S

3.3. Structure d'interruption

3.4. Échangeur d'octets

4. Description des signaux sur le bus ISA

4.1. Signaux d'adresse

4.2. Signaux de commande

4.3. Signaux de commande centraux

4.4. Signaux d'interruption

4.5. Signaux en mode DMA

4.6. Nutrition

5. Cycles d'autobus

5.1. Cycle d'accès aux ressources

5.2. Cycle de régénération - Introduction

1.1 Analyse des appareils existants et caractéristiques de leur conception

1.2 Bus système ISA

1.2.1 Caractéristiques du bus système

1.2.2 Caractéristiques de conception des modules de bus système

1.3 Étapes de conception du module

1.4 Conclusions du chapitre 1

2.1 Informations générales

2.2 Développement d'un schéma de module généralisé

2.3 Sélection du VLSI et description de sa structure

Description des modes de fonctionnement du VLSI KR580VI53

2.4 Sélection de l'espace d'adressage des ports d'E/S

2.5 Développement des éléments d'interface du module

2.6 Sélection de la base des éléments et élaboration d'un schéma de circuit

2.7 Conclusions du chapitre 2

3.1 Développement d'un module d'initialisation logicielle

3.2 Conclusions du chapitre 3

Bibliographie

Module accumulation pour des problèmes de spectrométrie multidimensionnelle Mössbauer

Développement système de contrôle automatisé de l'alimentation électrique de la station de compression d'Ukhtinskaya

Développement systèmes efficaces de sécurité de l'information dans les systèmes automatisés

Développement système de référence d'informations pour la comptabilité des wagons sur la voie d'approche de l'entreprise

5.1.1. Cycle d'accès aux ressources - 0 cycle d'attente

5.1.2. Cycle d'accès aux ressources - Cycle normal

5.1.3. Cycle d'accès aux ressources - Cycle étendu

Introduction 3

1 Analyse du sujet du travail de cours 4

1.1 Analyse des appareils existants et de leurs caractéristiques de conception 4

1.2 Bus système ISA 9

1.2.1 Caractéristiques du bus système 9

1.2.2 Caractéristiques de conception des modules de bus système 19

1.3 Étapes de conception du module 22

1.4 Conclusions du chapitre 1 22

2 Développement du schéma de module 23

2.1 Informations générales 23

2.2 Développement d'un schéma généralisé du module 24

2.3 Sélection du VLSI et description de sa structure 25

Description des modes de fonctionnement du VLSI KR580VI53 27

2.4 Sélection de l'espace d'adressage des ports d'E/S 28

2.5 Développement des éléments d'interface du module 29

2.6 Sélection de la base des éléments et élaboration d'un schéma de circuit 30

2.7 Conclusions du chapitre 2 30

3 Développement de modules logiciels 31

3.1 Développement d'un module d'initialisation logicielle 31

3.2 Conclusions du chapitre 3 32

Conclusion 33

Annexe A
(référence) 34

Bibliographie 34

Appendice B
(Obligatoire) 35

Appendice B
(Obligatoire) 36

Établissement public d'enseignement supérieur

enseignement professionnel

UNIVERSITÉ D'ÉTAT DE VYATSK

FACULTÉ D'AUTOMATISATION ET DE GÉNIE INFORMATIQUE

DÉPARTEMENT AUTOMATISATION ET TÉLÉMÉCANIQUE

MISSION POUR UN PROJET DE COURS

dans la discipline "Architecture informatique"

SUJET : Développement de modules matériels et logiciels pour le bus systèmeEst un

Étudiant groupes (chiffre)

Données initiales du projet : Option n° 15

●Réaliser une revue thématique basée sur la littérature scientifique et technique.

● Concevez un module matériel basé sur VLSI pour le bus système ISA. Générateur de signaux numériques programmables

●Développer des procédures logicielles pour l'initialisation, la gestion et le contrôle du module matériel.

Note explicative:

Introduction

1 Analyse du sujet du travail de cours Erreur : source de référence croisée introuvable

1.1 Analyse des appareils existants et caractéristiques de leur conception Erreur : source de référence croisée introuvable

1.2 Bus systèmeEST UN 8

1.2.1 Caractéristiques du bus système Erreur : source de référence croisée introuvable

1.2.2 Caractéristiques de conception des modules de bus système Erreur : source de référence croisée introuvable

1.3 Étapes de conception du module Erreur : source de référence croisée introuvable

1.4 Conclusions du chapitre 1 Erreur : source de référence croisée introuvable

2 Développement du schéma du module Erreur : source de référence croisée introuvable

2.1 Informations générales Erreur : source de référence croisée introuvable

2.2 Développement d'un schéma de module généralisé Erreur : source de référence croisée introuvable

2.3 Sélection du VLSI et description de sa structure Erreur : source de référence croisée introuvable

2.4 Sélection de l'espace d'adressage des ports d'E/S Erreur : source de référence croisée introuvable

2.5 Développement des éléments d'interface du module 27

2.6 Sélection de la base des éléments et élaboration d'un schéma de circuit 28

2.7 Conclusions du chapitre 2 28

3 Développement de modules logiciels 29

3.1 Développement d'un module d'initialisation logicielle 29

3.2 Conclusions du chapitre 3 30

Conclusion Erreur : source de référence croisée introuvable

Annexe A (référence) Bibliographie 32

Annexe B (obligatoire) Liste des abréviations Erreur : source de référence croisée introuvable

Annexe B (obligatoire) Liste du module logiciel d'initialisation Erreur : source de référence croisée introuvable

Horaire de travail du cours :

1 Partie théorique 25% à _______ 3 Partie programme 25% à _______

2 Partie calcul 25% à _______ 4 Partie graphique 25% à _______

Chef de chantier _____________/_____________________/ 17/02/2010

(signature) (Nom complet de l’enseignant)

Accepté la tâche avant le _____________/_____________________/ 17/02/2010

(signature) (nom complet de l'étudiant)

Récemment, les systèmes de contrôle discrets et les systèmes discrets de transmission d'informations se sont généralisés. Le fonctionnement de tels systèmes est basé sur un traitement d'informations discret (numérique) et des signaux discrets (numériques), qui sont décrits par des séquences de valeurs de référence dans un ensemble discret de points.

Les signaux numériques présentent de nombreux avantages par rapport aux signaux analogiques. Contrairement aux signaux analogiques, les signaux numériques ne sont pas transmis sous forme d’ondes, mais sous forme binaire ou sous forme de bits. La présence de tension est indiquée par un et l'absence par zéro. Cette propriété du format numérique, dans lequel seuls deux états sont prévus - il y a un signal et il n'y a pas de signal - permet de recevoir et de reproduire les sons dans leur pureté originelle. Avec les signaux numériques, cela peut être réalisé avec un haut degré de fiabilité. Il est beaucoup plus difficile de reproduire avec précision une onde, qui peut prendre de nombreuses formes différentes, par opposition à un bit, qui ne peut avoir que deux valeurs : activée et désactivée.

Les signaux analogiques et numériques sont intrinsèquement instables pendant la transmission. À mesure que la plage de propagation augmente, les deux signaux s'affaiblissent, s'atténuent et sont sujets à des interférences. Cependant, les signaux numériques peuvent être mieux corrigés et restaurés que les signaux analogiques. Lorsqu'un signal numérique exposé à des interférences commence à s'estomper, le dispositif sur la ligne de communication conçu pour l'amplifier, « sachant » que chaque bit d'information est un un ou un zéro, restaure le signal sans distorsion. Les interférences sont éliminées plutôt que régénérées et amplifiées, comme c'est le cas avec un signal analogique.

En plus de la pureté des signaux audio, les signaux numériques permettent d'envoyer des données avec moins d'erreurs. Dans les lignes analogiques, où le signal de bruit est également amplifié, les appareils de réception peuvent interpréter ce signal comme un bit d'information. Ceux qui utilisent des modems pour échanger des données reçoivent souvent des informations corrompues. Dans les communications numériques, le signal interférent est éliminé et les distorsions et erreurs dans la transmission des données sont donc moins fréquemment observées.

Ce projet de cours est consacré au développement de l'un de ces modules - un générateur de signaux numériques programmable, c'est-à-dire un générateur d'impulsions rectangulaires. La fréquence de sortie maximale requise selon la spécification est de 2 MHz, le nombre de sorties est de 1.

Le processus de conception est divisé en plusieurs étapes. Le chapitre 1 analyse le sujet du cours, examine les analogues existants du module projeté et les caractéristiques de leur conception, et fournit les caractéristiques du bus ISA. Le chapitre 2 traite des caractéristiques de conception du module, du choix du VLSI, de l'espace d'adressage et développe un schéma de circuit. Le chapitre 3 décrit le développement du module logiciel d'initialisation de l'appareil.

Un signal numérique est un signal qui ne peut prendre que l'un des deux états spécifiés. Dans la plupart des circuits, il est admis que l'apparition en sortie d'un circuit électrique d'une tension allant de 2,4V à 5V correspond à l'apparition d'un signal unique (niveau haut du signal numérique), si la tension ne dépasse pas 0,5 V, alors le signal est pris égal à 0 (niveau faible du signal numérique).

Il est nécessaire de développer un générateur de signaux numériques programmable à 1 sortie, c'est-à-dire en fait un générateur d'impulsions carrées.

La fréquence maximale du signal de sortie est de 2 MHz. Par programmabilité, nous entendons la possibilité de définir les paramètres du signal. Deux paramètres déterminent complètement la forme d’une impulsion rectangulaire : la fréquence et le rapport cyclique. Graphiquement, les valeurs ci-dessus sont présentées sur la Fig. 1.1.

Riz. 1.1 – Le signal numérique, ses caractéristiques

Un tel générateur peut être utilisé :

Dans un système de contrôle et de mesure basé sur un ordinateur personnel.

Pour générer des signaux d’horloge.

Dans le cadre d'installations industrielles nécessitant la génération de divers signaux.

Pour un fonctionnement dans le cadre de complexes automatisés de recherche d'appareils d'écoute (générateurs RS/N et RS/N232).

Le générateur RV131.03 est conçu pour générer un intervalle de temps et une série d'impulsions de durée programmable égale, ainsi que pour générer des signaux logiques marquant le début et la fin de la durée définie de l'intervalle de temps et pour convertir les processus étudiés en numérique. formulaire.

Génération de signaux de test de télévision numérique G-420, TG 2000, DTG-35, G-230, G6-35.

Le générateur peut être développé comme un module contenant une RAM tampon, où sont écrits des exemples de codes du signal généré, spécifiant notamment sa fréquence et son rapport cyclique. Puis le générateur démarre. Il existe également des générateurs avec deux modes de démarrage :

mode de démarrage unique (la génération s'arrête après une période de signal) ;

mode de démarrage automatique (génération continue jusqu'à ce qu'il soit programmé pour s'arrêter.

Considérons quels signaux et données doivent arriver à l'entrée du système. L'entrée reçoit un code de fréquence, un code de cycle de service, ainsi que deux bits de contrôle : autorisation/inhibition de génération et démarrage unique/automatique. En plus du signal numérique lui-même, le module doit également produire un signal « génération en cours », nécessaire au contrôle et à l'indication.

Deux approches sont utilisées pour définir la fréquence :

1. Les adresses de la RAM tampon sont énumérées avec un compteur binaire conventionnel, et pour modifier la fréquence du signal de sortie, la fréquence à laquelle ces adresses sont énumérées est modifiée. Dans ce cas, toutes les adresses RAM sont toujours interrogées, c'est-à-dire le nombre d'échantillons par période du signal de sortie ne change pas lorsque la fréquence change, ce qui signifie que la précision de la reproduction de la forme du signal ne change pas. Les inconvénients de cette approche sont que le circuit fonctionne bien aux basses fréquences du signal de sortie et que la fréquence du signal d'interférence résultant de la quantification des niveaux du signal de sortie est directement proportionnelle à la fréquence du signal de sortie filtrant cette interférence ; complexe et nécessite des filtres réglables spéciaux.

2. Pour énumérer les adresses de la RAM tampon, on n'utilise pas un compteur, mais un additionneur accumulateur (Fig. 1.2, Fig. 1.3), constitué d'un additionneur binaire et d'un registre couvert par un feedback. Dans ce cas, à chaque impulsion suivante du générateur d'horloge, le code de contrôle d'entrée est ajouté au code de sortie du registre et le montant résultant est à nouveau écrit dans le registre. En conséquence, à chaque cycle d'horloge, l'incrément de l'adresse RAM sera déterminé par le code de contrôle d'entrée de l'additionneur accumulateur, en modifiant lequel nous pourrons modifier la vitesse de passage de toutes les adresses RAM, et donc la fréquence du signal. L’inconvénient de cette approche est que la forme du signal est reproduite avec une précision différente selon les fréquences. L’avantage de cette approche est que la fréquence du signal d’interférence sera constante et qu’il sera plus facile de filtrer ces interférences.

Riz. 1.2 - Enumération des adresses RAM à l'aide d'un additionneur accumulateur

Il existe de nombreuses manières fondamentalement différentes de construire différents générateurs d'impulsions. Considérons la construction de tels dispositifs basés sur des éléments logiques élémentaires.

1) Le générateur présenté sur la figure 1.4 (utilisant des éléments 2I-NOT avec un collecteur ouvert) produit des impulsions dans une large gamme de fréquences - de quelques hertz à plusieurs kilohertz. Dépendance de la fréquence f (kHz) sur la capacité

le condensateur C1 (pF) est exprimé par la formule approximative
. Le rapport cyclique de la tension d'impulsion est presque égal à 2. Lorsque la tension d'alimentation diminue de 0,5 V, la fréquence des impulsions générées diminue de 20 %.

Riz. 1.4 – Générateur d'impulsions sur la puce K155LA8

2) Un large changement dans la fréquence des impulsions générées (environ 50 000 fois) est fourni par l'appareil ci-dessous (Fig. 1.5). La fréquence d'impulsion minimale est ici d'environ 25 Hz. La durée des impulsions est régulée par la résistance R 1. La fréquence de répétition peut être déterminée par la formule :

Riz. 1.5 - Générateur d'impulsions à durée réglable

3) La durée des impulsions peut être ajustée avec une résistance variable R 2 (le rapport cyclique varie de 1,5 à 3), et la fréquence avec une résistance R 1 (voir Fig. 1.6). Par exemple, dans un générateur avec C 1 = 0,1 µF, en excluant la résistance R 2 uniquement la résistance R 1, la fréquence des impulsions générées peut être modifiée de 8 à 125 kHz. Pour obtenir une gamme de fréquence différente, il est nécessaire de modifier la capacité du condensateur C 1.

Riz. 1.6 – Générateur d’impulsions à durée réglable

4) Lors de la mise en œuvre d'appareils numériques à des fins diverses, il est souvent nécessaire de générer de courtes impulsions le long des fronts du signal d'entrée. En particulier, de telles impulsions sont utilisées pour réinitialiser les compteurs comme impulsions de synchronisation lors de l'écriture d'informations dans des registres, etc. Lorsque la tension Uin passe de faible à élevée, cette chute est fournie sans délai à l'entrée 13 de l'élément DD1.4. Au même

temps à l'entrée 12 de l'élément DD1.4, la tension de niveau haut est maintenue pendant le temps de propagation du signal à travers les éléments DD1.1-DD1.3 (environ 75 ns). En conséquence, pendant ce temps, la tension de sortie de l'appareil reste faible. Ensuite, la tension est réglée sur faible à l'entrée 12 et élevée à la sortie de l'appareil. Ainsi, une courte impulsion négative est formée, dont le front coïncide avec le front de la tension d'entrée. Afin d'utiliser un tel dispositif pour générer une impulsion négative à la coupure du signal d'entrée, il doit être complété par un autre onduleur. Le schéma et les chronogrammes du fonctionnement d'un tel dispositif sont présentés sur la Fig. 1.7.

Riz. 1.7 – Schémas de circuit et chronogrammes d'un générateur d'impulsions négatives courtes basé sur une chute de tension positive/négative à son entrée

La figure 1.8 montre le circuit et le chronogramme du fonctionnement du formateur d'impulsions le long du front montant et du front descendant du signal d'entrée.

Riz. 1.8 Générateur d'impulsions sur front et chute du signal d'entrée

5) Le problème de la génération d'un signal numérique d'une fréquence et d'un rapport cyclique donnés peut également être résolu à l'aide de vibrateurs simples (Fig. 1.9). La série K155 comprend également le microcircuit K155AG3. Les chronogrammes de son fonctionnement sont présentés sur la Fig. 1.10. Il contient deux monovibrateurs dans un seul boîtier. Les options de connexion d'éléments de synchronisation externes et le chronogramme du monovibrateur sont représentés sur les figures. Le monostable est également déclenché soit par une chute négative du signal d'entrée à l'entrée A avec un niveau haut aux entrées B et R, soit une chute positive de tension à l'entrée B avec un niveau bas à l'entrée A et un niveau haut à l'entrée R. La durée de l'impulsion t and1 est déterminée par la constante de temps du circuit de synchronisation, mais peut être réduite en appliquant une tension de faible niveau à l'entrée R à t and2.

Riz. 1.9 – Options de mise en forme d'impulsions utilisant des monostables

Riz. 1.10 – Chronogramme du fonctionnement du circuit K155AG3

6) Les générateurs de signaux numériques peuvent également être construits à l'aide d'un LSI spécialisé. Cependant, la plupart des problèmes de ce type peuvent être résolus à l’aide d’éléments standards sans recourir à un microcontrôleur.

Fonctionnalités du bus systèmeEST UN

ISA (de l'anglais Industry Standard Architecture, ISA bus, prononcé ay-say) est un bus d'entrée/sortie 8 ou 16 bits pour les ordinateurs compatibles IBM PC. Utilisé pour connecter des cartes d'extension standard ISA. Structurellement, il se présente sous la forme d'un connecteur à 62 ou 98 broches sur la carte mère.

Avec l'avènement des cartes mères ATX, le bus ISA a cessé d'être largement utilisé dans les ordinateurs, bien qu'il existe des cartes ATX avec AGP 4x, 6 PCI et un (ou deux) ports ISA. Mais pour l’instant, on le retrouve encore dans les anciens ordinateurs AT, ainsi que dans les ordinateurs industriels.

ISA a été utilisé dans le premier IBM PC en 1981, et dans une version 16 bits améliorée dans les ordinateurs IBM PC/AT en 1984. Actuellement, le bus ISA a cédé la place au bus PCI et à son extension graphique AGP. De plus, l'AGP est déjà remplacé par le bus PCI-Express, plutôt prometteur. Cependant, dans les ordinateurs industriels et embarqués hautes performances, cet « ancien » bus ISA (avec EISA) est le principal. Les raisons en sont les suivantes :

haute fiabilité, larges capacités, compatibilité ; Ce bus est plus rapide que la plupart des périphériques qui y sont connectés.

le plus grand nombre de systèmes en raison du prix bas ;

une grande variété d'applications ;

vitesse de transmission jusqu'à 2 Mbit/s ;

bonne immunité au bruit;

un grand nombre d'équipements et de logiciels compatibles (grâce à lui, les composants de différents fabricants sont interchangeables).

Il existe deux versions du bus ISA, différant par le nombre de bits de données : version 8 bits (ancienne) et 16 bits (nouvelle). L'ancienne version fonctionnait à une fréquence d'horloge de 4,77 MHz sur les ordinateurs de classe PC et XT. La nouvelle version a été utilisée dans les ordinateurs de classe AT à une fréquence d'horloge de 6 et 8 MHz. Plus tard, un accord a été conclu sur une vitesse d'horloge maximale standard de 8,33 MHz pour les deux versions des bus, garantissant ainsi leur compatibilité. Certains systèmes permettent l'utilisation de bus lorsqu'ils fonctionnent à des fréquences élevées, mais toutes les cartes adaptateurs ne peuvent pas supporter de telles vitesses. Il faut de 2 à 8 cycles d'horloge pour transmettre des données sur le bus. Vous pouvez déterminer le taux de transfert de données maximum sur le bus ISA (il est de 8 Mo/s) :

La bande passante du bus 8 bits est 2 fois inférieure (4 Mo/s). Ces valeurs de débit sont théoriques. En pratique, il s'avère être environ 2 fois inférieur à celui théorique, mais cela n'empêche pas le bus ISA de fonctionner plus vite que la plupart des périphériques qui y sont connectés.

Particularités du pneu EST UN :

1. Une différence caractéristique entre ISA est que le signal d'horloge ne coïncide pas avec le signal d'horloge du processeur, donc le taux de change qui le traverse est disproportionné par rapport à la fréquence d'horloge du processeur.

2. Le bus ISA fait référence à des bus système démultiplexés (c'est-à-dire ayant des bus d'adresses et de données séparés) à vitesse moyenne de 16 bits. L'échange s'effectue en données 8 ou 16 bits.

3. Un accès séparé à la mémoire de l'ordinateur et aux périphériques d'entrée/sortie est organisé sur l'autoroute (il existe des signaux spéciaux à cet effet).

4. La quantité maximale de mémoire adressable est de 17 Mo (24 lignes d'adresse).

5. L'espace d'adressage maximum pour les périphériques d'E/S est de 64 Ko (16 lignes d'adresse), bien que presque toutes les cartes d'extension disponibles n'utilisent que 10 lignes d'adresse (1 Ko).

6. Le backbone prend en charge la régénération dynamique de la mémoire, les interruptions radiales et l'accès direct à la mémoire.

7. Il est permis de capturer l'autoroute par des appareils externes.

8. Logique positive sur les bus d'adresses et de données, c'est-à-dire Un correspond à un niveau de tension élevé et zéro correspond à un niveau de tension faible. 4 tensions d'alimentation : +5V, -5V, +12V et -12V.

9. La plage d'adresses mémoire disponibles est limitée par la région UMA (Unified Memory Architecture - une architecture de mémoire unifiée. La plage d'adresses d'E/S est limitée au-dessus par le nombre de bits d'adresse utilisés pour le déchiffrement, la limite inférieure est limitée par la zone d'adresses 0-FFh réservée aux périphériques de la carte système. Dans le PC, un adressage d'E/S sur 10 bits a été adopté, dans lequel les lignes d'adresse A étaient ignorées par les périphériques. Ainsi, la plage d'adresses des périphériques du bus ISA est limitée à. la zone 100h-3FFh, soit un total de 758 adresses de registres 8 bits. Certaines zones de ces adresses sont également revendiquées par les périphériques système. Par la suite, l'adressage 12 bits (plage 100h-FFFh) a commencé à être utilisé, mais. lors de son utilisation, il faut toujours prendre en compte la possibilité de présence sur le bus d'anciens adaptateurs 10 bits qui « répondront » à l'adresse avec les bits A correspondants dans toute la zone valide de quatre fois. Les abonnés au bus ISA-8 peuvent avoir jusqu'à 6 lignes IRQ (Interrupt Request), pour ISA-16, leur nombre atteint 11. Les abonnés au bus peuvent utiliser jusqu'à trois canaux DMA 8 bits, et sur un bus 16 bits, ils le peuvent. trois canaux 16 bits supplémentaires soient disponibles.

La conception de bus la plus courante est constituée de connecteurs (emplacements) installés sur la carte mère de l'ordinateur, dont tous les contacts du même nom sont connectés les uns aux autres, c'est-à-dire Tous les connecteurs sont absolument égaux. Une particularité de la conception du backbone est que les cartes d'extension (cartes filles) connectées à ses connecteurs peuvent avoir différentes tailles (la longueur de la carte est limitée d'en bas par la taille du connecteur, et d'en haut par la longueur du boite d'ordinateur).

Bus 8 bitsEST UN

Ce bus était utilisé dans le premier IBM PC ; il n'est pratiquement pas utilisé dans les nouveaux systèmes. Une carte adaptateur avec 62 contacts imprimés plaqués or est insérée dans le connecteur. Le connecteur se voit attribuer 8 lignes de données et 20 lignes d'adresse, ce qui permet d'adresser jusqu'à 1 Mo de mémoire. La carte adaptateur pour le bus ISA 8 bits a les dimensions suivantes : hauteur – 4,2″ (106,68 mm), longueur – 13,13″ (333,3 mm), épaisseur – 0,5″ (12,7 mm). L'affectation des broches et le connecteur du bus ISA 8 bits sont illustrés à la Fig. 1.11.

Riz. 1.11 - Affectation des broches et connecteur du bus ISA 8 bits

Le signal de sélection de carte –CARD SLCTD doit être fourni à la broche B8. Le fait est que dans les ordinateurs de classe XT et les ordinateurs portables de classe PC, toutes les cartes ne peuvent pas être insérées dans l'emplacement 8 (le plus proche de la source d'alimentation). Par exemple, une carte clavier/minuterie d'un PC 3270 pourrait y être insérée. Ces cartes ont des exigences de synchronisation différentes pour cet emplacement, fournies par un signal d'horloge spécial.

Bus 16 bitsEST UN

Apparu dans les ordinateurs PC/AT dotés de connecteurs à double extension. La carte 8 bits peut être insérée dans la partie principale du connecteur 16 bits. Il y a 2 caractéristiques qui rendent impossible l'insertion inverse de la carte dans le connecteur :

clé - une découpe dans la carte adaptateur qui, une fois installée, coïncide ou ne coïncide pas avec la saillie du connecteur.

longueurs différentes des deux parties du connecteur de bus.

Les contacts supplémentaires qui apparaissent en raison d'une augmentation de la largeur du bus sont connectés aux 36 contacts de la deuxième partie du connecteur. Un ou deux contacts dans la partie principale ont un objectif différent.

Dans certains adaptateurs plus anciens, une partie du bord inférieur, dépourvue de contacts imprimés, dépasse vers le bas et est utilisée pour l'installation d'éléments ou de câblage.

conducteurs. Après avoir installé un tel adaptateur dans le connecteur, ce bord touche pratiquement la surface de la carte mère. S'il y a une extension du connecteur de bus sur cette section de la carte mère, alors il est impossible d'insérer l'adaptateur. Pour ces cartes, il existe deux connecteurs sans extension 16 bits.

Une carte adaptateur de classe AT typique a les dimensions suivantes : hauteur – 4,8″ (121,92 mm), longueur – 13,13″ (333,3 mm), épaisseur – 0,5″ (12,7 mm). L'affectation des broches et le connecteur du bus ISA 16 bits sont illustrés à la Fig. 1.12.

Riz. 1.12 - Brochage du bus ISA 16 bits

Composition et destination des lignes de busEST UN

Toutes les lignes de bus ISA peuvent être divisées en six groupes :

lignes de données ;

lignes d'adresse ;

lignes de contrôle ;

lignes d'accès direct à la mémoire ;

interrompre les lignes de service ;

lignes électriques et lignes auxiliaires.

La désignation et le but des lignes sont les suivants.

1) AEN - Address Enable - utilisé en mode DMA pour informer toutes les cartes d'extension qu'un cycle DMA est en cours. Installé et retiré en parallèle avec l'adresse.

2) BALE - Activer le verrouillage d'adresse en mémoire tampon. Signal stroboscopique des bits d'adresse. Le réglage du niveau haut indique le début d'un cycle de bus et le début de l'émission d'une adresse valide (mais pas encore établie) aux lignes d'adresse. Le front descendant du signal indique que l'adresse est définie et est utilisée pour stocker (« verrouillé ») l'état des lignes SAOO...SA19 et LA17...LA23 dans les modules de mémoire. Étage de sortie type TTL.

3) I/O CH RDY (E/S Channel Ready - préparation du canal d'entrée/sortie). Ce signal, généralement élevé, est réduit par la mémoire ou un périphérique externe pour prolonger le cycle d'accès. Tout appareil lent utilisant ce signal doit le maintenir bas jusqu'à ce qu'il effectue une opération de reconnaissance d'adresse et exécute une commande de lecture ou d'écriture. Le cycle de communication en réponse à la suppression du signal est prolongé d'un nombre entier de cycles d'horloge du signal SYSCLK. La ligne ne doit pas être basse pendant plus de 15 µs et doit être pilotée par un dispositif à collecteur ouvert.

4) -DACK0...-DACK7. (Demande DMA ACKnowledge - Confirmation de la demande DMA). Signal de confirmation d’accès direct. Le signal est généré par le contrôleur DMA. Étage de sortie type TTL.

5) DRQ0...DRQ7. (Requête DMA - Demande DDP). Signaux de demande d’accès direct à la mémoire. Le signal est généré par le périphérique d'E/S. La requête est perçue par le contrôleur DMA et, en échanges simples, est réinitialisée avec l'arrivée du signal correspondant DACK i.

6) -E/S CH CK. (Vérification du canal E/S - Erreur d'entrée/sortie). Le signal est généré par n'importe quel exécuteur - un périphérique d'entrée/sortie ou une mémoire pour informer le maître d'une erreur, par exemple une erreur de parité dans un module de mémoire. Type d'étage de sortie - collecteur ouvert.

7) -E/S CS16. (I/O Cycle Select 16 - Sélectionnez un cycle de 16 bits pour un périphérique d'E/S). Le signal est généré par le périphérique d'E/S pour indiquer au maître qu'il peut gérer des données 16 bits. Type d'étage de sortie - collecteur ouvert.

8) -IOR. (Lecture E/S – Lecture à partir d'un périphérique E/S). Signal stroboscopique pour lire les données d'un périphérique d'entrée/sortie. Type d'étage de sortie - trois états.

9) -OIEU. (Ecriture I/O – écriture sur un périphérique d'E/S). Un signal stroboscopique utilisé pour déterminer le moment où il est possible de commencer à enregistrer les données définies par le maître.

10) IRQ3...IRQ7, IRQ9...IRQ12, IRQ14, IRQ15. (Interrupt ReQuest - Demande d'interruption). Le signal est généré par un appareil demandant un bus pour échange. Les demandes d'interruption sont envoyées à l'entrée du contrôleur d'interruption situé sur la carte système. Si le niveau correspondant n'est pas bloqué, alors le front montant de l'IRQ i provoque une interruption du processeur et un passage au programme de service pour la requête correspondante. Un niveau élevé d'IRQ i doit être maintenu jusqu'à ce que le signal de confirmation d'interruption du processeur central arrive au contrôleur d'interruption.

11) LA17..LA23. (Adresse verrouillable - Adresse qui nécessite une mémorisation dans l'exécuteur). Le signal peut être généré par le CPU, le contrôleur DMA ou le maître sur la carte d'extension. Les signaux sont utilisés pour adresser les modules de mémoire haute vitesse sur le bus, offrant une extension de l'espace d'adressage jusqu'à 16 Mo. Contrairement aux signaux SA0...SA19, dont les valeurs stables sont garanties pendant tout le cycle du bus, les signaux LA17...LA23 sont fournis par le maître uniquement lorsque le niveau du signal BALE est élevé.

12) -MAITRE. (Maître - Maître). Le signal est généré par le maître sur la carte d'extension. Avec un niveau de signal faible, l'une des cartes d'extension signale qu'elle contrôle le bus - c'est un maître.

13) -MEM CS16. (Sélection de puce MEMory 16 bits - mémoire 16 bits). Avec un niveau de signal faible, le module mémoire consulté informe le maître qu'il peut prendre en charge les transferts 16 bits avec un état d'attente dans le cycle d'échange en cours.

14) -MEMR,SMEMR. (MEMory Read, System MEMory Ready - Lecture à partir de la mémoire). Les signaux peuvent être générés par le CPU ou par un maître sur la carte d'extension. Les signaux sont utilisés pour demander que les données soient lues depuis la mémoire. Les adresses dans une zone jusqu'à 1 Mo sont accessibles avec des signaux SMEMR et MEMR actifs (bas), au-dessus de 1 Mo - avec des signaux SMEMR inactifs (hauts) et MEMR actifs (bas).

15) -MEMW, SMEMW. (MEMory Write, System MEMory Write - Écriture en mémoire). Le signal est généré par le CPU ou un maître sur la carte d'extension. Un signal d'écriture en mémoire faible indique le début d'un cycle d'écriture. Les adresses dans une zone jusqu'à 1 Mo sont accessibles avec -SMEMW et -MEMW actifs (bas), au-dessus de 1 Mo - avec -SMEMW inactif (haut) et -MEMW actif (bas).

16)OSC. (OSCillator - Générateur d'horloge). Le signal est généré par l'unité centrale de traitement. Signal avec une fréquence de 14,31818 MHz et un rapport cyclique de 50 %. En général, elle n'est pas synchronisée avec la vitesse d'horloge du processeur.

17) -OWS. (0 états d'attente - 0 cycles d'attente). Le signal est établi par l'exécuteur pour informer le maître de la nécessité d'effectuer un cycle d'échange sans insérer de cycle d'attente, si la durée du cycle standard est longue pour lui. Généré après que le signal BALE soit devenu faible. Doit être synchronisé avec le signal SYSCLK. Le type d’étage de sortie est à collecteur ouvert.

18) -rafraîchir. (REFRESH - Régénération). Le signal est généré par le contrôleur de régénération pour informer tous les appareils connectés au backbone que la RAM dynamique de l'ordinateur est en cours de régénération (toutes les 15 μs).

19) RÉINITIALISATION. (Réinitialiser - Réinitialiser). Un signal de réinitialisation dont un niveau élevé (actif) ramène tous les appareils à leur état d'origine. Le signal est généré par le processeur central lors de la mise sous ou hors tension, ainsi que lorsque le bouton RESET est enfoncé.

20) SA0...SA19. (Adresse système - Bus d'adresse système). Les signaux sont générés par le CPU, le contrôleur DMA ou le module de mémoire. Servir à adresser les périphériques d'E/S et la mémoire. Ils sont également appelés bits d'adresse verrouillés car ils sont valables tout au long du cycle d'échange. Ils permettent de transférer les 20 bits de poids faible des adresses mémoire (l'adresse contient 24 bits au total).

21)-SBHE. (System Bus High Enable - Activer la transmission de l'octet de poids fort sur le bus). Le signal détermine le type de cycle de transfert de données - 8 ou 16 bits. Produit en parallèle avec les signaux SA0...SA19. Le signal est généré par le processeur ou le module de mémoire. Un niveau de signal faible indique la transmission de l'octet de données élevé le long des lignes SD8...SD15. Associé au signal SAO, il permet de déterminer le type de cycle du bus.

Tableau 1.1 – Détermination du type de cycle de transmission des données sur le bus

22) SD0...SD7. (Données système - Bus de données système, octet de poids faible). Le signal est généré par le processeur, le module de mémoire, le maître sur la carte d'extension et le module de périphérique d'entrée/sortie. Lignes de transmission sur le bus d'octets de données faibles. Les appareils 8 bits doivent utiliser uniquement ces lignes pour le transfert de données. Si le logiciel prend en charge les transferts 16 bits ou 32 bits sur un bus de données 8 bits, la carte mère génère deux ou quatre cycles de transfert consécutifs sur ces lignes.

23) SD8...SD15. Données système (bus de données système, octet de poids fort). Le signal est généré par le processeur, le module de mémoire, le maître sur la carte d'extension et le module de périphérique d'entrée/sortie. L'octet de poids fort du bus de données système est utilisé pour le transfert de données par les appareils 16 bits.

24) SYSCLK (horloge système, horloge du bus - signal d'horloge du bus). Signal d'horloge système avec rapport cyclique 2 (onde carrée). Dans la plupart des ordinateurs, le signal n'est pas synchronisé avec la fréquence du processeur et sa fréquence est de 8 MHz. Type d'étage de sortie - trois états.

25) TC. (Comptage du terminal - Le décompte est terminé). Le signal est généré par le contrôleur DMA et est utilisé lors de l'exécution des transferts de blocs. Le signal signale l'achèvement du dernier cycle lors de la transmission d'un tableau de données via le canal DMA.

Après avoir analysé les signaux ci-dessus, nous pouvons conclure quelles opérations d'échange sur le bus système ISA sont effectuées avec les appareils

E/S En modes logiciel et DMA, quatre types d'opérations (cycles) sont effectués sur le bus ISA :

1 - opération d'écriture dans la mémoire ;

2 - opération de lecture de la mémoire ;

3 - opération d'écriture sur un périphérique d'entrée/sortie ;

4 - opération de lecture à partir d'un périphérique d'entrée/sortie.

Caractéristiques électriques du busEST UN

La norme de bus ISA définit les exigences de courant d'entrée et de sortie pour les récepteurs et les sources de signaux de chaque carte d'extension. Les étages de sortie des émetteurs de signaux aéroportés du système doivent produire un courant de faible niveau d'au moins 24 mA (cela s'applique à tous les types d'étages de sortie) et un courant de haut niveau d'au moins 3 mA (pour les sorties à trois états et TTL). ).

Les étages d'entrée du récepteur du système ne doivent pas consommer plus de 0,8 mA de courant d'entrée de bas niveau et pas plus de 0,04 mA de courant d'entrée de haut niveau.

De plus, il faut tenir compte du fait que la longueur maximale du conducteur imprimé depuis le contact du connecteur principal jusqu'à la broche du microcircuit ne doit pas dépasser 65 millimètres, et la capacité maximale par rapport à la terre pour chaque contact du principal Le connecteur ne doit pas dépasser 20 pF.

Des résistances de charge sont connectées à certaines lignes de la ligne principale, allant au bus d'alimentation +5 V. Des résistances de 4,7 kOhm sont connectées aux lignes -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW, -I/. O CH SK, aux lignes -I/O CS 16, -MEM CS 16, -REFRESH, -MASTER, -OWS - 300 Ohms, et à la ligne I/O CH RDY - 1 kOhm. De plus, des résistances série sont connectées à certaines lignes du réseau : des résistances de 22 ohms sont connectées aux lignes -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW et OSC, et des résistances de 27 ohms sont connectées aux lignes -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW et OSC. Ligne SYSCLK.

Tableau 1.1 - Description des signaux du bus ISA

Désignation	But	Direction- tion	Type de Source
	Signaux d'adresse
LA.<23...17>	Signaux d'adresse
	Haute résolution en octets sur les lignes SD<15...8>
	Stroboscope pour écrire des adresses le long des lignes de Los Angeles
	Résolution d'adresse. Informe les appareils que des boucles DMA s'exécutent sur le bus
	Bus de données
	Lire la mémoire (lire la mémoire dans le premier mégaoctet de l'espace d'adressage)
	Écrire en mémoire (écrire en mémoire dans le premier mégaoctet de l'espace d'adressage)
	Lecture UVV
	Enregistrement en UVV
	Sélection du cycle de mémoire, indique que la mémoire est de 16 bits
	La sélection d'un cycle pour l'onde aérienne indique que l'onde aérienne est de 16 bits
	Disponibilité du canal d'E/S. Conçu pour prolonger les cycles d’accès
	0 cycle d'attente
	Régénération de la mémoire
	Menant. Conçu pour capturer le bus avec une carte externe
	Vérification du canal E/S. Message d'erreur fatale
	Réinitialisation des appareils
	Fréquence du système
	Fréquence égale à 14,3818 MHz
IRQ<15,14,12, 11,10,9,7...3>	Demande d'interruption
DRQ<7...5,3...0>	Demande de PAR
DASK<7...5, 3...0>	Confirmation du PAR
	Fin du décompte DAP

Note:

Les notations suivantes sont utilisées dans le tableau :

le signe « - » (moins) avant la désignation du signal signifie que le niveau actif de ce signal est le zéro logique ;

I – le signal est entré pour les cartes externes ;

O – le signal est émis pour les cartes externes ;

E/S – le signal est à la fois entrée et sortie pour les cartes externes ;

TROIS – sortie d'un microcircuit avec trois états de sortie autorisés ;

TTL – sortie de la puce logique transistor-transistor ;

OK – sortie à collecteur ouvert.

Le tableau 1.2 présente les caractéristiques électriques des sources de signaux du bus ISA.

Tableau 1.2 - Caractéristiques électriques des sources de signaux du bus ISA

Remarques:

tous les courants dans le tableau sont indiqués en milliampères. Le signe « - » devant la valeur actuelle signifie que le courant circule de la carte externe vers l'emplacement du bus ;

une ligne avec une sortie à collecteur ouvert peut être connectée à l'entrée TTL ;

le long d'une ligne avec une sortie à collecteur ouvert, le courant Ioh (courant de fuite) ne doit pas dépasser 0,4 milliampères pour chaque emplacement.

Lors du développement d'un module, il faut tout d'abord en formuler les exigences et analyser les fonctions que l'ordinateur doit remplir à l'aide de ce module.

Lors de la conception, une compatibilité informationnelle, électrique et structurelle est nécessaire. La compatibilité structurelle se résume au respect exact de toutes les dimensions de la carte, des connecteurs et des fixations. La compatibilité des informations suppose la mise en œuvre précise des protocoles d'échange et l'utilisation correcte des signaux du bus (voir ci-dessus pour les principaux signaux du bus ISA). La compatibilité électrique implique de faire correspondre les niveaux de tensions et de courants d’entrée, de sortie et d’alimentation.

Lors de la conception des composants aéroportés inclus dans la partie interface aéroportée, il est nécessaire de prendre en compte les chronogrammes du bus système ISA (Figure 1.9). Les intervalles de temps les plus importants lors de la conception des tirs aériens sont :

le délai entre la définition de l'adresse et le front montant du stroboscope d'échange (au moins 91 ns) - détermine le temps de reconnaissance de son adresse par le dispositif aéroporté conçu ;

durée du stroboscope d'échange (au moins 176 ns) ;

le délai entre le front montant du signal -IOR et le réglage des données lues par les États-Unis (pas plus de 110 ns) - détermine les exigences relatives aux performances du tampon de données aéroporté ;

le délai entre le front descendant du signal -IOW et l'enregistrement des données enregistrées (au moins 30 ns) - détermine les exigences relatives à la vitesse des nœuds aéroportés recevant les données.

Le schéma fonctionnel généralisé de la partie interface aéroportée comprend tous les nœuds suivants (Figure 1.13) :

tampons d'entrée (facultatif);

tampon de données bidirectionnel (doit en général être divisé en deux pour chaque octet) ;

tampon de sortie des signaux de commande ;

sélecteur d'adresse (AS);

pilote de porte interne (STR) ;

générateur de signaux d'échange asynchrone I/O CH RDY (DK).

Riz. 1.13 - Schéma fonctionnel généralisé de la partie interface aéroportée

L'adaptation électrique utilise la mise en mémoire tampon des signaux du système pour garantir les courants d'entrée et de sortie requis (niveaux de tension ISA - TTL). Pour la mise en mémoire tampon, les microcircuits des récepteurs, émetteurs, émetteurs-récepteurs principaux, également appelés tampons ou pilotes.

Les récepteurs des signaux principaux doivent répondre à deux exigences principales : de faibles courants d'entrée et une vitesse élevée (ils doivent pouvoir fonctionner dans les intervalles de temps des cycles d'échange qui leur sont impartis). Les exigences relatives aux récepteurs sont satisfaites par les séries de microcircuits suivantes : KP1533 (SN74ALS), K555 (SN74LS) et KP1554 (74AC). Les valeurs des courants d'entrée logiques nuls pour eux sont respectivement de 0,2 mA, 0,4 mA et 0,2 mA, et les valeurs des temporisations ne dépassent pas 15 ns, 20 ns et 10 ns, respectivement. Exigences pour les émetteurs : courant de sortie élevé et vitesse élevée. Souvent, ils doivent également disposer d'une sortie commutable (par exemple, pour un bus de données), c'est-à-dire une sortie à collecteur ouvert ou à trois états. Cela est dû à la nécessité pour l'onde radioélectrique de passer à un état passif en cas d'absence d'accès à celle-ci. Les exigences relatives aux émetteurs-récepteurs incluent des exigences relatives aux récepteurs et aux émetteurs, c'est-à-dire un faible courant d'entrée, un courant de sortie élevé, une vitesse élevée et un arrêt obligatoire. de sorties. Il convient de noter que dans le cas le plus simple (lorsqu'il y a peu de décharges), les émetteurs-récepteurs peuvent être construits sur des microcircuits récepteurs et émetteurs.

Les exigences pour les sélecteurs d'adresses sont des performances élevées (le sélecteur d'adresse ne doit pas avoir un délai supérieur à l'intervalle entre la définition de l'adresse et le début du signal stroboscopique d'échange), la possibilité de modifier les adresses sélectionnables (particulièrement important pour les périphériques d'E/S en raison du petit nombre d'adresses gratuites) et des faibles coûts de matériel.

Il faut tenir compte du fait que le principal type d'échange via ISA est l'échange synchrone, c'est-à-dire échanger au rythme du maître sans tenir compte de la vitesse de l'interprète. Cependant, un échange asynchrone est possible, dans lequel l'exécuteur « lent » suspend le fonctionnement du maître pendant qu'il exécute la commande requise. Dans ce cas, il est nécessaire d'activer le signal I/O CH RDY dont la suppression (le mettre à l'état logique zéro) indique que l'interprète n'est pas prêt à terminer le cycle d'échange.

Un grand nombre de modules contiennent de la RAM tampon, qui est utilisée pour le stockage intermédiaire des données lors du transfert d'un ordinateur vers un périphérique externe ou vice versa. La RAM tampon est utilisée dans deux cas : 1) avec des périphériques externes lents :

a) s'il est nécessaire de maintenir un débit constant de sortie (réception) de données ;

b) lors du transfert de grandes quantités de données pour libérer le processeur pour d'autres tâches.

2) si les périphériques externes sont rapides et que l'ordinateur ne peut pas fournir la vitesse requise pour recevoir/sortir des informations.

Avec un accès parallèle à la RAM tampon, chaque cellule RAM a sa propre adresse dans l'espace d'adressage de l'ordinateur (ce qu'on appelle la mémoire partagée). Tout processeur maître, contrôleur DMA, etc.) peut communiquer avec la RAM tampon comme avec la mémoire système, en utilisant tous les moyens, toutes les méthodes d'adressage et les commandes de traitement de ligne. Une fenêtre est allouée dans l'espace d'adressage de la mémoire ISA dans laquelle les adresses RAM tampon sont projetées

Avec un accès séquentiel, toutes les cellules de la RAM tampon sont mappées à une adresse dans l'espace d'adressage de l'ordinateur, c'est-à-dire Lors de l'accès à la même adresse, le processeur accède à différentes cellules de RAM tampon à des moments différents.

La base de tout module est un LSI programmable. Cependant, il existe d'autres moyens de construire des adaptateurs d'interface de communication, par exemple basés sur des circuits logiques programmables (FPGA) ou sur de simples microcircuits. Cependant, la meilleure solution consiste à utiliser des LSI spécialisés et programmables, qui hébergent toutes les unités fonctionnelles du module.

Il est nécessaire de développer un générateur de signaux numériques programmable avec 1 sortie, c'est-à-dire un générateur d'impulsions carrées. La fréquence maximale du signal de sortie est de 2 MHz. Paramètres programmables - fréquence et cycle de service. Ainsi, les informations de sortie seront une séquence d'impulsions rectangulaires caractérisées par différentes fréquences et cycles de service. L'échange d'informations entre le PC et un périphérique externe doit être contrôlé par la partie logicielle du module en cours de développement.

Sur la base des principes généraux de développement de circuits électroniques et des caractéristiques de conception des dispositifs d'entrée/sortie pour le bus ISA, nous diviserons la tâche en plusieurs étapes :

synthèse d'un circuit de module matériel généralisé ;

sélection de LSI spécialisés ;

synthèse du schéma fonctionnel du module ;

sélection de l'espace d'adressage pour les ports d'E/S et les numéros d'interruption ;

synthèse du schéma de circuit du module ;

développement de la partie logicielle du module d'initialisation des appareils externes ;

développement de la partie logicielle du module de contrôle des appareils externes ;

Dans ce chapitre, en plus du bus système ISA, certaines méthodes de construction de générateurs de signaux numériques ont été abordées. Les principales différences entre toutes les options, à l'exclusion des options matérielles, sont la durée et la fréquence des signaux de sortie. En fonction de la tâche à accomplir, la fréquence de sortie maximale du générateur doit être de 2 MHz, mais aucune des options envisagées ne répond à cette exigence. De plus, le module en cours de développement nécessite une modification logicielle des paramètres du signal de sortie. Dans les circuits ci-dessus, les caractéristiques du signal peuvent être influencées en modifiant la résistance ou la capacité. Cependant, la mise en œuvre logicielle de cette approche est très difficile à mettre en œuvre et, entre autres, les coûts augmenteront plusieurs fois. Sur la base de ce qui précède, les options envisagées pour la construction de générateurs de signaux numériques ne peuvent pas être utilisées dans ce projet. La sortie de cette situation sera d'utiliser un microcontrôleur dans le module en cours de développement, dont la sélection sera faite dans le chapitre suivant.

Les ordinateurs IBM PC offrent la possibilité de connecter des périphériques supplémentaires directement au bus système. Pour ce faire, des prises spéciales (« emplacements ») sont installées sur la carte de l'ordinateur principal, dans lesquelles des cartes supplémentaires peuvent être insérées qui exécutent des fonctions non prévues par la configuration d'origine de l'ordinateur. Actuellement, un large assortiment de cartes supplémentaires est produit qui remplissent une grande variété de fonctions, notamment l'extension des capacités de communication entre l'ordinateur et les périphériques externes. Si nécessaire, ces planches peuvent être réalisées indépendamment. Ce projet de cours est consacré au développement d'un type de telles cartes.

Schéma général d'un ordinateur compatible IBM du point de vue de l'utilisation du bus ISA (Fig. 2.1) avec un générateur de signaux numériques programmable qui y est connecté :

Riz. 2.1 – Schéma général d'un ordinateur compatible IBM du point de vue de l'utilisation du bus ISA

Désignations :

CPU - unité centrale de traitement

KRP – contrôleur de régénération de mémoire

KPR – contrôleur d'interruption

PB - permutateur d'octets

SP – mémoire système

UVV – périphérique d'entrée/sortie

Le module en cours de développement est structurellement connecté au bus ISA comme suit (Fig. 2.2) :

Riz. 2.2 – Organisation du bus fond de panier

Le module (Fig. 2.3) contient les composants suivants :

Bloc d'interface pour connexion à un ordinateur (avec bus ISA). Sert à connecter le module au bus. Utilisé pour transmettre des signaux de contrôle et des données entre le bus et le module. Se compose d'un sélecteur d'adresse et d'un tampon de données entre le VLSI et le bus ISA.

DTE – équipement terminal de données. Un signal numérique programmé par le module lui est fourni.

Riz. 2.3 – Schéma généralisé du module bus ISA

Le circuit généralisé d'un générateur de signaux numériques (Fig. 2.4) contient les blocs suivants :

sélecteur d'adresse (SA)

VLSI spécialisé

tampon de données bidirectionnel (DB)

Riz. 2.4 – Circuit généralisé d'un générateur de signaux numériques

Le sélecteur d'adresse analyse le signal -AEN (si un cycle d'accès direct à la mémoire est en cours sur le bus à ce moment) et l'adresse définie sur le bus d'adresse (SA). Si l'appel est dirigé vers la carte conçue, alors l'AC génère un signal stroboscopique qui permet le fonctionnement du VLSI et du tampon bidirectionnel entre le VLSI et le bus ISA. VLSI, à l'aide d'un signal de lecture (-IOR) ou d'écriture (-IOW), lit ou transmet des données au bus de données (SD). La séquence de données arrive à l'équipement terminal de données (DTE) sous forme de signal numérique.

Après avoir analysé la littérature de référence sur différents VLSI, on peut souligner le microcircuit KR580VI53. Cette puce est un dispositif qui génère des temporisations contrôlées par logiciel (timer). La désignation graphique conventionnelle (UGO) du microcircuit est représentée sur la figure 2.2, le schéma fonctionnel est présenté sur la figure 2.3.

Figure 2.2 – UGO KR580VI53

Figure 2.3 – Schéma fonctionnel du KR580VI53

La fonction des broches du microcircuit est indiquée dans le tableau 2.1.

Tableau 2.1 – Affectation des broches du microcircuit KR580VI53
	Désignation	Le type de sortie	Affectation fonctionnelle des broches
		Entrées/sorties	Canal de données
	CLK0, CLK1, CLK2		Synchronisation des canaux 0-2
	SORTIE0, SORTIE1, SORTIE2		Signaux des canaux 0, 1, 2 respectivement
	PORTE1, PORTE2, PORTE3		Entrées de contrôle du compteur

			Signal de sélection de canal 0, 1, 2
			Sélection de puces


			Tension d'alimentation 5V ± 5%

Le microcircuit KR580VI53 contient trois canaux identiques indépendants : 0, 1, 2. Considérons la fonction des principaux composants.

Le circuit de sélection de canal génère des signaux de commande pour les canaux 0, 1, 2, les transmissions de données internes et externes et la réception de mots de contrôle.

Le tampon du canal de données se compose de huit shapers bidirectionnels avec l'état de sortie « Off » et interface le temporisateur avec le bus de données MP. Grâce au tampon de canal, le mot de contrôle est écrit dans les registres de mode et les paramètres de comptage dans les compteurs de chaque canal. Les circuits des voies 0, 1, 2 sont identiques et contiennent des registres de modes, des circuits de commande, des circuits d'horloge et des compteurs. Le registre de mode sert uniquement à enregistrer des informations. Il reçoit et stocke un mot de contrôle dont le code précise le mode de fonctionnement du canal, détermine le type de comptage et la séquence de chargement des données dans le compteur. Le circuit de contrôle de canal synchronise le fonctionnement du compteur conformément au mode programmé et le fonctionnement du canal avec le fonctionnement du MP.

Le circuit de synchronisation de canal génère une série d'impulsions d'horloge interne d'une certaine durée, qui dépend de la fréquence d'horloge externe CLK et est déterminée par les circuits de synchronisation internes du circuit. La fréquence maximale des signaux de synchronisation externes CLK ne dépasse pas 2,6 MHz.

Le compteur de canal est un compteur prédéfini de 16 bits qui fonctionne sur la soustraction binaire ou BCD. Le nombre maximum lors du comptage est de 2 16 lorsque vous travaillez en code binaire ou de 10 4 lorsque vous travaillez en BCD. Les compteurs de canaux sont indépendants les uns des autres et peuvent avoir différents modes de fonctionnement et types de comptage. Le comptage dans chaque canal est démarré, arrêté et continué par le signal GATE « Channel Enable » correspondant.

Le microcircuit peut fonctionner dans l'un des six modes principaux.

En mode 0 (interruption du comptage des bornes), une tension de haut niveau est générée à la sortie du canal après avoir compté le nombre chargé dans le compteur. Le signal GATE assure le début du comptage, son interruption (si nécessaire) et la poursuite du comptage. Le redémarrage du compteur en cours de comptage interrompt le comptage en cours et le reprend selon le nouveau programme.

En mode 1 (fonctionnement du multivibrateur en attente), une impulsion négative d'une durée de
, (2.1)

où T CLK est la période des impulsions d'horloge ;

n – numéro écrit dans le compteur.

Le multivibrateur en attente est déclenché par le front positif du signal GATE. Chaque front positif de ce signal démarre le comptage en cours ou redémarre le compteur depuis le début. La réinitialisation du compteur pendant le comptage n'affecte pas le comptage actuel.

En mode 2 (génération de fréquence), le temporisateur fonctionne comme un diviseur de la fréquence d'entrée CLK par n. Dans ce cas, la durée de la partie positive de la période est égale à T CLK (n-1), et la partie négative est T CLK. Le redémarrage pendant le comptage n'affecte pas le comptage actuel.

Le mode 3 (génération de méandres) est similaire au mode 2, avec la durée des alternances positives et négatives pour un nombre pair n égal à T CLK n/2. Pour un nombre impair n, la durée de l'alternance positive est T CLK n/2, et la durée de l'alternance négative est T CLK (n-1)/2.

En mode 4 (formation logicielle d'un seul stroboscope), une impulsion de polarité négative d'une durée de
après avoir compté le nombre chargé dans le compteur. Sur la base du signal GATE et après redémarrage du compteur, le fonctionnement du canal en mode 4 est similaire au mode 0.

En mode 5 (génération matérielle d'un seul stroboscope), une impulsion de polarité négative est générée à la sortie du canal avec une durée après le décompte du nombre chargé dans le compteur.

Lors du choix d'une zone d'adresses pour le module à concevoir, il est nécessaire de prendre en compte la répartition des adresses d'E/S standards et de sélectionner les adresses parmi les zones libres. Le tableau 2.5 présente une carte des adresses UVB de l'architecture IBM PC.

Tableau 2.5 - Carte d'adresses UVB de l'architecture IBM PC
Zone d'adresse	Périphérique d'E/S
	Contrôleur DMA (maître DMA)
	Contrôleur d'interruption (Maître)
	Registres de contrôle du matériel. Ports d'E/S
	Registres de contrôle de minuterie
	Contrôleur d'interface clavier (8042)
	Ports RTC et ports d'E/S CMOS
	Registres DDP
	Contrôleur d'interruption (esclave)
	Contrôleur DMA (DMA – esclave)
	Coprocesseur mathématique
	Contrôleur de disque dur
	Port parallèle #2
	Contrôleur graphique
	Port série n°2
	Ports réseau
	Port parallèle n°1
	Port parallèle et adaptateur monochrome
	Adaptateur EGA
	Adaptateur CGA
	Contrôleur de lecteur de disquette
	Port série n°1

Malgré la possibilité d'adresser 16 lignes d'adresse, le plus souvent seules les 10 lignes de poids faible de SAO...SA9 sont utilisées, car la plupart des cartes d'extension développées précédemment ne les utilisent que et donc, sauf cas particuliers, il ne sert à rien de traiter les bits de poids fort de SA10.. .SA15.

Les bits d'adresse de poids faible du bus (SA0 et SA1) doivent être connectés aux entrées d'adresse VLSI (A0 et A1). Sur la base de la spécification VLSI et de la tâche à accomplir, le module conçu occupera trois adresses dans l'espace d'adressage. Choisissons une adresse

372h (001101110010b)-

373h (001101110011b)-

375h (001101110101b)-

Les adresses 372h et 373h sont utilisées pour charger respectivement le compteur du canal 0 et le compteur du canal 1, et l'adresse 375h est utilisée pour charger le mot de contrôle dans le registre de mode.

La solution la plus simple lors de la construction d'un sélecteur d'adresse consiste à utiliser uniquement des microcircuits à éléments logiques. Le principal avantage de cette approche est la haute performance (la latence ne dépasse pas 30 ns). Cependant, il y a aussi des inconvénients :

La nécessité de repenser le circuit pour chaque nouvelle adresse.

Impossibilité de changer d'adresse.

Difficulté à organiser la sélection de plusieurs adresses.

Le devoir du projet de cours ne dit rien sur le choix des adresses d'E/S. Cela signifie que nous mettrons en œuvre l'option la plus simple en termes de temps et de coûts matériels avec des adresses fixes, c'est-à-dire Nous construisons un sélecteur d'adresse en utilisant des éléments logiques.

Le schéma fonctionnel du sélecteur d'adresse est illustré à la figure 2.8.

Riz. 2.8 – Schéma fonctionnel du sélecteur d'adresse

Nous utilisons le microcircuit K555AP6 comme tampon de données entre le VLSI et le bus de données (Fig. 2.9, Tableau 2.6).

		Opération

Tableau 2.6 – Table de vérité K555AP6

Riz. 2.9 – Microcircuit UGO K555AP6

Pour créer un schéma de circuit, vous devez sélectionner une base d'éléments. En analysant la littérature de référence et en tenant compte des exigences relatives aux récepteurs et émetteurs, nous sélectionnerons les microcircuits suivants :

onduleurs – KR1533LN1,

Éléments « ET-NON » - KR1533LA2, KR1533LA3,

Eléments « OU-NON » - KR1533LE1,

compteur – KR555IE10,

tampon entre VLSI et bus – K555AP5.

Pour interfacer les signaux -IOR, SA0 et SA1 avec VLSI, des éléments « I » - KR1533LI1 seront utilisés.

Le signal de la sortie OUT0 du canal zéro est connecté à l'entrée de synchronisation du canal 1 afin de modifier le rapport cyclique et la fréquence du signal de sortie du module en cours de développement. Le compteur CT2 divise matériellement la fréquence du signal CLK par 4, garantissant ainsi la fréquence maximale du signal de sortie spécifiée dans la tâche (2 MHz). En modifiant par programme le coefficient de comptage du canal 0 (N1), nous obtiendrons un changement dans la fréquence du signal de sortie. En modifiant le coefficient de comptage du canal 1 (N2), nous fournirons un changement logiciel dans le rapport cyclique du signal de sortie. Les deux canaux fonctionnent en mode 2.

Le schéma de circuit développé est présenté dans TPZHA E3.

Dans ce chapitre, un circuit modulaire généralisé a été développé, un VLSI spécialisé a été sélectionné et sa structure et ses modes de fonctionnement ont été examinés. Les adresses d'entrée de la carte ont été sélectionnées. Sur la base des résultats du deuxième chapitre, un schéma de principe du dispositif a été conçu.

Selon le concept, il est possible de produire une carte qui est insérée dans l'emplacement du bus ISA d'un ordinateur et qui, dans un mode d'échange contrôlé par logiciel, génère des signaux numériques d'une fréquence et d'un rapport cyclique donnés.

L'algorithme de programmation du module dépend du type de VLSI programmable utilisé et du mode d'échange entre le VLSI et le processeur de l'ordinateur via le bus système ISA.

L'initialisation des modules matériels s'effectue en plusieurs étapes. Dans un premier temps, le module VLSI est initialisé. Aux étapes suivantes, le système d'interruption ou DMA est initialisé, en fonction des modes d'échange de données utilisés entre le module et le processeur système.

Dans ce cas, un échange commandé par programme est effectué, c'est-à-dire Seul VLSI doit être initialisé. Une autre caractéristique est qu'il n'est pas nécessaire de bloquer le système d'interruption car le module ne dispose pas de mode d'échange d'interruption.

La procédure d'initialisation du VLSI consiste à programmer le mode de fonctionnement ; il est nécessaire de charger le mot de contrôle CW du microprocesseur. Dans ce cas, les signaux correspondants doivent être définis sur les entrées d'adresse A0 et A1, ainsi que , . Leurs combinaisons sont dupliquées dans le tableau 3.1.

Le mode de fonctionnement des canaux VLSI KR580VI53 est programmé à l'aide d'opérations d'entrée/sortie simples (Tableau 3.1)




					VLSI → canal de données (lecture du compteur du canal 0)
					VLSI → canal de données (lecture du compteur du canal 1)
					VLSI → canal de données (lecture du compteur du canal 2)
					Aucune opération. Canal de données VLSI dans un état de résistance élevée
					Interdire. Canal de données VLSI dans un état de résistance élevée

Chacun des trois canaux VLSI est programmé individuellement en écrivant un mot de contrôle dans le registre de mode et un nombre programmé d'octets dans le compteur. Le format du mot de contrôle est présenté dans le tableau 3.2.

Tableau 3.2 – Format du mot de contrôle
Bit de mot d'état	But
	Code : 0 – binaire, 1 – décimal
	Mode de fonctionnement: 000 – mode 0 ; 001 – mode 1 ; X10 – mode 2 ; X11 – mode 3 ; 100 – mode 4 ; 101 – mode 5.
	00 – opération de « verrouillage » ; 01 – octet de poids faible uniquement ; 10 – octet de poids fort uniquement ; 11 – octet de poids faible, puis octet de poids fort.
	Sélection du registre de mode : 00 – canal 0, 01 – canal 1,

Pour initialiser le VLSI, vous devez d'abord écrire le mot de contrôle pour la voie 0 et le compteur de chargement 0, puis écrire le mot de contrôle pour la voie 1 et le compteur de chargement 1. Le mot de contrôle est écrit, contrairement aux compteurs de chargement, à une adresse (375h ).

Ainsi, il faut écrire le mot de contrôle à l'adresse 375h : 00110100b, puis à l'adresse 372h il faut saisir le nombre programmé N1 (coefficient de comptage) dans le compteur de la voie 0. Après cela, nous écrivons à nouveau le mot de contrôle (01110100b) et chargeons le paramètre N2 dans le compteur à l'adresse 373h. Les éléments du programme sont présentés à l’annexe A.

Les fonctions de contrôle exécutées par le module de contrôle sont incluses dans le module logiciel d'initialisation.

Dans ce chapitre, la programmation du LSI sélectionné a été revue et la partie logicielle du module a été développée. L'échange de données contrôlé par logiciel avec l'appareil développé a été mis en œuvre. L'utilisateur saisit la fréquence et le rapport cyclique du signal numérique dont il souhaite recevoir les valeurs à la sortie de l'appareil. Le module logiciel initialise le dispositif VLSI conformément aux valeurs saisies et le circuit commence à générer un signal numérique.

À la suite du projet de cours, un examen des analogues existants du dispositif conçu a été réalisé et des compétences ont été acquises dans la conception de modules matériels et logiciels du bus système ISA.

Un générateur de signaux numériques programmable présentant les caractéristiques suivantes a également été développé :

fréquence maximale du signal de sortie 2 MHz ;
la possibilité de modifier par programme la fréquence et le cycle de service ;
adresses d'entrée : 372h, 373h, 375h.

Des modules logiciels ont également été développés pour assurer le fonctionnement du tableau.

La conception était basée sur la puce de minuterie programmable K580VI53, fonctionnant en mode génération de fréquence. Pour assurer une fréquence de sortie maximale de 2 MHz, les impulsions d'horloge du signal SYSCLK du bus ISA (8 MHz) sont divisées par 4. 2 nombres sont chargés dans le canal 0 et le canal 1 du temporisateur programmable. La fréquence est affectée par les deux nombres chargés (la fréquence de 2 MHz est divisée par un certain facteur). Le rapport cyclique est affecté par le nombre enregistré dans le compteur du canal 1. Ainsi, en chargeant certaines valeurs dans les compteurs, nous avons la possibilité de modifier par programme la forme du signal numérique.

Tsilker B.Ya., Orlov S.A. Organisation des ordinateurs et des systèmes : Manuel pour les universités. – Saint-Pétersbourg : Peter, 2004. – 686 p. : ill.

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(Requis)

Liste des abréviations

CPU - unité centrale de traitement

DMA - contrôleur d'accès direct à la mémoire

KRP – contrôleur de régénération de mémoire

KPR – contrôleur d'interruption

PB - permutateur d'octets

PGDS – générateur de signaux numériques programmable

SP – mémoire système

UVV – périphérique d'entrée/sortie

CA – sélecteur d'adresse

DTE – équipement terminal de données

DB – tampon de données

VLSI – Circuits intégrés à très grande échelle

ORDINATEUR – ordinateur électronique

PC – ordinateur électronique personnel

PT – minuterie programmable

MP – microprocesseur

FPGA – circuit intégré logique programmable

DMA - accès direct à la mémoire

RAM - mémoire vive

UGO – désignation graphique symbolique

LSI – grand circuit intégré

Appendice B

Liste des programmes #inclure

Liste des programmes //bibliothèque d'E/S standard

//il existe un prototype de la fonction outp()

#define CWT0 0x52 //CWT0 – 00110100b mot de contrôle pour le canal 0

#define CWT1 0x116 //CWT1 – 01110100b mot de contrôle pour le canal 1

#define portc 0x375 // adresse pour saisir le mot de contrôle dans le registre de mode

//prototype de la fonction d'initialisation

//void InitPit (int N1, int N2); // fréquence, rapport cycliqueSaisie des paramètres requis (1, Saisie des paramètres requis (2)

//N

Initialisation du compteur :

void InitPit (int N1, int N2)

(caractère non signé p1,p2,t1,t2;<<8)>>8;

p1=(N1<<8)>>8;

t1=(N2 systémique programmes...

Thèse >> Physique

5.2 Développement diagramme schématique module Accumulation 5.3 Schéma fonctionnel logiciel algorithme... plus . Complet salle de quincaillerie Et logiciel compatibilité de nombreux fabriqués... systémique autoroutes EST UN. La caisse contient une alimentation. Disponibilité pneus EST UN simplicité...

Thèse >> Physique

1.1.3 Développement automatisé intégré... logiciel logiciel qui fonctionne avec une famille spécifique de cartes avec EST UN-pneu... C505 Siemens Systémique logiciel disposition - ... modules: Module 0 (23CM61) – principal module ... matériel Et logiciel fonds...

Thèse >> Informatique

Méthode de suivi – systémique analyse des méthodes et... sous forme de divers modules. Du coup... suivez les recommandations OIN/CEI 17799:2002 ... par programmation-matériel des moyens visant à assurer la protection des informations lors du fonctionnement de l'AS ; développement ...

Thèse >> Informatique

Standard OIN/CEI 12207 (OIN- Traitement international..., développement constructions logiciel produit (architecture logiciel modules), ... passer à un autre matériel (logiciel) plateforme, ... Détermination de la valeur du cycle systémique pneus: 8. Déterminer le sens...

Les principales différences entre le bus ISA de l'ordinateur personnel IBM PC/AT et son prédécesseur, le bus IBM PC/XT, sont les suivantes :

Le bus AT des ordinateurs permet d'utiliser à la fois des périphériques d'E/S 16 bits et de la mémoire 16 bits sur des cartes externes ;

un cycle d'accès mémoire de 16 bits sur une carte externe peut être exécuté sans insérer d'horloges d'attente ;

la quantité de mémoire directement adressable sur les cartes externes peut atteindre 16 Mo ;

une carte externe peut devenir maître (maître) sur le bus et accéder indépendamment à toutes les ressources aussi bien sur le bus que sur la carte mère.

Lors de la description du bus, il est conseillé d'imaginer un ordinateur composé d'une carte mère et de cartes externes qui interagissent entre elles et avec les ressources de la carte mère via le bus. Tous les périphériques passifs (qui ne peuvent pas devenir des tâches) sur le bus peuvent être divisés en deux groupes : la mémoire et les périphériques d'entrée/sortie (ports). Les cycles d'accès pour chaque groupe diffèrent les uns des autres à la fois par le timing et par les signaux générés sur le bus.

De manière purement conditionnelle, pour faciliter la compréhension du fonctionnement du bus EST UN, nous supposerons que sur la carte mère de l'ordinateur se trouvent les périphériques suivants qui peuvent être propriétaires (maîtres) du bus : unité centrale (CPU), contrôleur d'accès direct à la mémoire (DMA), contrôleur de régénération de mémoire (MRC). De plus, une carte externe peut également être maître sur le bus. Lors de l'exécution d'un cycle d'accès sur le bus, un seul des équipements peut être maître. Examinons de plus près les fonctions de ces appareils sur le bus. EST UN.

Unité centrale de traitement (CPU)- est le maître principal du bus. Par défaut, le CPU sera considéré comme le maître sur le bus. Le contrôleur DMA, ainsi que le contrôleur de régénération de mémoire, interdisent le fonctionnement du CPU pendant leur fonctionnement.

Contrôleur DMA- ce dispositif est associé à des signaux de requête de mode DMA et à des signaux de confirmation de mode DMA. Un signal de requête DMA actif permettra l'acquisition ultérieure du bus par le contrôleur DMA pour transférer les données de la mémoire vers les ports de sortie ou des ports d'entrée vers la mémoire.

Contrôleur de régénération de mémoire- devient propriétaire du bus et génère des signaux de lecture d'adresse et de mémoire pour régénérer les informations dans les puces de mémoire dynamique à la fois sur la mémoire mère et sur les cartes externes.

Carte externe- interagit avec d'autres appareils via un connecteur sur le bus ISA. Peut devenir un maître de bus pour accéder à la mémoire ou aux périphériques d'E/S.

De plus, il existe un certain nombre de périphériques sur la carte mère de l'ordinateur qui ne peuvent pas être maîtres sur le bus, mais qui interagissent néanmoins avec lui. Il s'agit des appareils suivants :

Horloge en temps réel (minuterie-compteur)- Cet appareil se compose d'une horloge en temps réel prenant en charge la date et l'heure et d'une minuterie, généralement basée sur une puce Intel 8254A. L'un des compteurs de minuterie de cette puce génère des impulsions d'une période de 15 microsecondes pour déclencher la régénération du contrôleur de régénération de la mémoire.

Croix de la carte mère- partie de la carte mère qui relie les connecteurs du bus EST UN pour connecter des cartes externes avec d'autres ressources sur la carte mère.

Mémoire sur la carte mère- Une partie ou la totalité des puces de mémoire à accès direct (RAM) utilisées pour stocker les informations du processeur. Des puces mémoire supplémentaires peuvent également être placées sur des cartes externes.

Contrôleur d'interruption- cet appareil est connecté aux lignes de demande d'interruption sur le bus. Les interruptions nécessitent une maintenance supplémentaire du processeur.

Périphériques d'E/S- Certains ou tous les périphériques d'E/S (tels que les ports parallèles ou série) peuvent être situés à la fois sur la carte mère et sur des cartes externes.

Échangeur d'octets de données- Cet appareil vous permet d'échanger des données entre des appareils 16 bits et 8 bits.

L'architecture de l'ordinateur personnel IBM PC/AT du point de vue de l'utilisation du bus ISA est représentée sur la figure.

Les cartes externes installées dans les connecteurs de bus peuvent être de 8 et/ou 16 bits. Une carte 8 bits n'a qu'un seul connecteur d'interface et ne peut gérer que des données 8 bits. Un emplacement 8 bits ne peut pas non plus être un maître de bus. Une carte 16 bits doit avoir deux connecteurs d'interface - un principal, le même que dans les cartes 8 bits, et un supplémentaire. Une telle carte peut fonctionner avec des données à 8 et 16 bits et, en outre, elle peut être maître sur le bus. Le nombre total de cartes installées dans les connecteurs de bus est limité à la fois par la capacité de charge du bus et par la conception de la carte mère. En règle générale, vous ne pouvez pas installer plus de 8 cartes externes (cinq 16 bits et trois 8 bits) par bus. Cette limitation est également due au nombre relativement faible de lignes de requêtes DMA libres et de requêtes d'interruption disponibles sur le bus.

Le processeur central est le principal propriétaire du bus par défaut ; le contrôleur DMA et le contrôleur de régénération de mémoire ne peuvent devenir maîtres sur le bus qu'en désactivant au préalable le CPU. Le processus d'interdiction du fonctionnement du CPU consiste à générer un signal de requête pour le DMA et à recevoir un signal de confirmation pour le DMA.

Le processeur central peut être la source d'opérations 16 bits et 32 bits. Lorsque le processeur est une ressource 16 bits, il peut effectuer des opérations sur les ressources 16 et 8 bits du bus. Lorsque le processeur exécute une commande qui fonctionne sur des données 16 bits, si la ressource d'accès est de 8 bits, deux cycles d'accès sont effectués par un matériel spécial sur la carte mère. Si le processeur est de 32 bits, alors dans le matériel de la carte mère de l'ordinateur, un cycle de fonctionnement du processeur de 32 bits avec une ressource externe doit être converti en deux cycles d'accès individuels de 16 bits.

Fonctionnalités pour les cartes externes. Si le CPU est maître sur le bus, alors les cartes externes ne peuvent fonctionner qu'en mode mémoire ou E/S.

Les signaux prenant en charge le DMA sont fournis depuis le connecteur directement au contrôleur DMA, qui est généralement réalisé sur une puce Intel 8237A. Lorsque le mode DMA est demandé par un appareil (au moins un des signaux DRQ devient actif), le contrôleur DMA s'empare du bus du CPU. Puis émettre le signal correspondant -DACK signifie que le contrôleur DMA a commencé à transmettre des données. Les cycles DMA ne s'exécuteront pas sur le bus si le signal -MAÎTRE sera autorisé à partir d’un tableau externe.

Si une requête DMA est requise par un périphérique d'E/S, veuillez noter que les canaux DMA 0...3 prennent en charge le transfert de données 8 bits uniquement ; toutes les données doivent être transmises uniquement sur des lignes Dakota du Sud<7...0> . Dans ce cas, l'échange d'octets est effectué matériellement sur la carte mère conformément aux signaux SA0 et -SBHE. Un tel échange peut être nécessaire, par exemple, lors du transfert de données de l'octet de poids fort d'une mémoire 16 bits vers un port 8 bits. Les canaux DMA 5...7 prennent en charge la transmission de données 16 bits uniquement ; toutes les données doivent être transférées sous forme de lignes de 16 bits Dakota du Sud<15...0> . La mémoire impliquée dans le fonctionnement en mode DMA via ces canaux ne doit être que de 16 bits. L'échangeur d'octets sur la carte mère ne corrigera pas les différences de taille des données.

REMARQUE : la mémoire 8 bits ne peut transférer des données en mode DMA que vers des périphériques d'E/S 8 bits ; La mémoire 8 bits ne peut pas être utilisée avec des périphériques d'E/S 16 bits.

ATTENTION! Le contrôleur de régénération de mémoire ne peut pas reprendre le bus tant que le contrôleur DMA en est propriétaire. Cela signifie que tout cycle DMA ne doit pas dépasser 15 µs. Sinon, une perte d'informations peut se produire dans les puces de mémoire dynamique.

CARACTÉRISTIQUES DES CARTES EXTERNES

Les signaux pour demander et confirmer le mode DMA sont connectés à toutes les cartes externes et ces signaux sont générés par des sorties TTL conventionnelles, de sorte que toutes les cartes externes doivent utiliser et analyser différents canaux DMA. Sinon, il pourrait y avoir un conflit entre les emplacements externes ou avec les périphériques de la carte mère.

Les emplacements externes peuvent être soit des mémoires à accès direct, soit des périphériques d'E/S lorsqu'ils s'interfacent avec le contrôleur DMA.

Les cartes externes peuvent fonctionner selon 5 modes différents : bus maître, mémoire et périphériques d'E/S à accès direct, mémoire et périphériques d'E/S, régénération ou réinitialisation de la mémoire. Les cartes peuvent prendre en charge n'importe quelle combinaison des quatre premiers modes ; Toutes les cartes doivent obéir simultanément au signal de réinitialisation.

Seules les cartes 16 bits avec deux connecteurs d'interface peuvent devenir maîtres dans le bus. Pour capturer le bus, la carte externe doit activer le signal -DRQ et, après avoir reçu un signal -DACK du contrôleur DDP, activez le signal -MAÎTRE. Ceci termine la procédure de capture des pneus.

Une carte externe, ayant capturé le bus, peut effectuer n'importe quel cycle d'accès, tout comme le processeur central. La seule limitation est l'impossibilité d'effectuer des cycles DMA, puisque tous les signaux d'interface qui contrôlent le fonctionnement du contrôleur DMA sont connectés à la carte mère et ne peuvent pas être utilisés par le contrôleur DMA situé sur la carte externe. Lorsque la carte externe est maître sur le bus, le contrôleur DMA inhibe le signal AEN et cela permet aux périphériques d'E/S de déchiffrer l'adresse normalement et d'être accessibles à la carte externe. Lorsque le signal AEN est interdit, les cycles de transmission DMA sont impossibles (plus de détails dans la section description du signal AEN, au Chap. 3). De plus, les cycles DMA ne peuvent pas être exécutés sur le bus également parce que le canal du contrôleur DMA par lequel le bus a été capturé est occupé, et les autres canaux du contrôleur DMA ne peuvent pas être utilisés jusqu'à ce que celui précédemment occupé soit libéré, c'est-à-dire jusqu'à ce que le bus soit libéré par la carte externe qui l'a capturé.

REMARQUE : Les logiciels prenant en charge le fonctionnement d'une carte externe en tant que maître de bus doivent garantir que les canaux DMA ne peuvent être utilisés qu'en mode cascade. Sinon, la carte externe ne pourra pas capturer le bus.

REMARQUE : La carte externe commence tout cycle d'accès en 16 bits. Cependant, si le signal -MEM CS16 ou -E/S CS16 ne sera pas activé, la boucle se terminera en 8 bits. Dans ce cas, l'échangeur d'octets sur la carte mère déterminera quelles lignes de données ( Dakota du Sud<15...8> ou Dakota du Sud<8...0> ) un octet d'information est transmis sur la base d'une analyse du signal -SBHE Et SA0.

ATTENTION! La carte externe qui a capturé le bus doit générer un signal au moins toutes les 15 μs -RAFRAÎCHIR pour demander au contrôleur de régénération de régénérer la mémoire. Lors de l'exécution d'un cycle de régénération de mémoire, le contrôleur de régénération génère des signaux d'adresse et de commande et analyse le signal. E/S CH RDY, mais la carte externe qui a généré le signal -RAFRAÎCHIR, à la fin du cycle de régénération, supprime ce signal et continue de rester maître sur le bus. Si nécessaire, effectuer plusieurs cycles de régénération signal -RAFRAÎCHIR peut être maintenu par une carte externe pendant toute la durée du nombre de cycles de régénération requis.

Le contrôleur de régénération de mémoire ne peut pas s'emparer du bus lui-même jusqu'à ce que le contrôleur DMA (c'est-à-dire grâce à lui la carte externe devient maître sur le bus) le libère pendant la durée de la régénération par signal -RAFRAÎCHIR.

Une carte externe ne peut fonctionner en mode DMA que si le contrôleur DMA est maître sur le bus. En mode DMA, les données sont toujours transférées entre le périphérique d'E/S et la mémoire de la carte externe. En mode E/S directe, les données sont transférées entre la mémoire et un périphérique d'E/S sur une carte externe. Une carte externe qui répond sur le bus en tant que périphérique 8 ou 16 bits doit respectivement utiliser des canaux de contrôleur DMA 8 ou 16 bits. Dans le tableau La figure 2.2 montre l'état des signaux sur le bus pour le mode DMA.

ATTENTION! Il y a quelques considérations particulières auxquelles vous devez prêter attention lors de l'exécution de cycles de transfert de données entre des périphériques d'E/S 8 bits et une mémoire 16 bits sur une carte externe. Tout d'abord, la carte externe doit analyser les signaux -SBHE Et SA0 pour identifier correctement les données transmises.

Deuxièmement, lors de l'écriture sur l'onde radio à partir de la mémoire d'une carte externe, l'échangeur d'octets sur la carte mère déterminera quelle moitié du bus de données ( Dakota du Sud<15...8> ou Dakota du Sud<7...0> ) l'octet doit être envoyé ; Après avoir analysé -SBHE et SA0, la carte externe doit déterminer à quelle moitié du bus de données envoyer l'octet de données. Troisièmement, lors de la lecture d'une onde en mémoire sur une carte externe, l'échangeur d'octets envoie également un octet de données à la mémoire via la moitié supérieure du bus de données. Dakota du Sud<15...8> , ou par la moitié plus jeune Dakota du Sud<7...0> . Tableau de signalisation externe -SBHE Et SA0 doit déterminer quand transférer ses sorties vers le troisième état sur la moitié inférieure du bus de données Dakota du Sud<7...0> pour éviter les collisions sur le pneu.

La carte externe peut échanger de la mémoire 16 bits en mode DMA avec des périphériques d'E/S 8 bits et 16 bits. Mais si la carte externe est une mémoire 8 bits, alors en mode DMA, elle ne peut communiquer qu'avec des périphériques d'E/S 8 bits. Une autre fonctionnalité s'applique lorsque le contrôleur DMA écrit des données sur un périphérique de sortie 8 bits sur une carte externe à partir d'une mémoire 16 bits. Si une telle carte externe est installée dans un emplacement 16 bits et peut fonctionner en mode 16 bits, elle doit dans ce cas prendre en charge la moitié haute du bus de données. Dakota du Sud<15...8> dans le troisième état pour éviter une collision de signaux sur le bus.

ATTENTION! Lorsque le contrôleur DMA est maître sur le bus, il ignore le signal -0WS, donc si la carte externe est utilisée comme mémoire 16 bits et que la communication avec elle est effectuée par le contrôleur DMA, l'utilisation de puces mémoire rapides dans un tel le conseil d’administration n’a aucun sens.

Accès normal à la carte externe en tant que mémoire ou périphérique d'E/S. Une carte externe devient une mémoire normale ou une ressource d'E/S si le maître du bus est la CPU ou une autre carte externe.

ATTENTION! Il existe des particularités de cette utilisation d'une carte externe si elle est installée dans un emplacement et participe à l'échange de données en tant que mémoire 8 bits ou ondes radio pendant tout le cycle d'accès. Lors de la lecture de données sur une telle carte externe, le mélangeur d'octets mélangera les données entre les bus Dakota du Sud<15...8> ou Dakota du Sud<7...0> pour une bonne réception des données par la carte externe. La carte externe doit prendre en charge ses sorties Dakota du Sud<15...8> dans le troisième état, car sinon une collision de signaux sur le bus de données est inévitable.

ATTENTION! Lorsque certaines cartes externes deviennent maîtres sur le bus, elles peuvent ignorer le signal E/S CH RDY ou -0WS et effectuez le cycle d'accès sous la forme d'un cycle d'accès à la mémoire de 8 ou 16 bits. Mais toutes les cartes externes doivent revenir au maître sur le bus EST UN Ces signaux sont facultatifs car si le CPU est maître sur le bus, il utilise ces signaux pour déterminer la durée du cycle d'accès.

Toutes les cartes externes sont en mode réinitialisation lorsque le signal est activé RÉINITIALISER LE DRV; sinon ce mode est impossible. Toutes les sorties à trois états de la carte doivent être dans le troisième état et toutes les sorties à collecteur ouvert doivent être dans l'état logique un pendant au moins 500 ns après l'activation du signal. RÉINITIALISER LE DRV. Toutes les cartes externes doivent terminer leur initialisation dans un délai de 1 ms après l'activation du signal. RÉINITIALISER LE DRV et soyez prêt à effectuer des cycles d’accès sur le bus. Toute opération sur le bus n'est possible qu'après la désactivation du signal RÉINITIALISER LE DRV.

Le contrôleur de régénération de mémoire effectue des cycles de lecture de mémoire à des adresses spéciales sur la carte mère et les cartes externes pour régénérer les informations dans les puces de mémoire dynamique. Toutes les 15 µs, le contrôleur tente d'acquérir le bus pour démarrer le cycle de régénération. Si à ce moment le maître sur le bus est le processeur central, alors il libère le bus pour le contrôleur de régénération. Si à ce moment le bus est capturé par une carte externe, le contrôleur de régénération effectuera un cycle de régénération uniquement lorsque la carte externe génère un signal -RAFRAÎCHIR. Si à ce moment le maître sur le bus était le contrôleur DMA, alors le cycle de régénération ne peut pas être terminé tant qu'il n'a pas libéré le bus.

Lorsqu'un cycle de régénération est effectué, le contrôleur de régénération génère des signaux d'adresse SA<7...0>avec l'une des 256 adresses de régénération possibles. Les autres lignes d'adresse ne sont pas définies et peuvent être dans un état tiers. Ce cycle peut être retardé par le signal I/O CH RDY avec les signaux activés -SMEMR Et -MEMR.

ATTENTION! Les cycles de régénération doivent être effectués toutes les 15 µs pour énumérer les 256 adresses en 4 ms. Si cette condition n'est pas remplie, les données stockées sur le tas peuvent être perdues.

Ce chapitre traite des caractéristiques du bus qui sont indépendantes du type de périphérique occupant le bus.

Espace d'adressage mémoire maximum pris en charge par le bus EST UN, 16 Mo (24 lignes d'adresse), mais tous les emplacements ne prennent pas entièrement en charge cet espace d'adressage. Lorsqu'un maître de bus accède à la mémoire de la carte mère ou à la mémoire installée dans un emplacement, il doit activer les signaux -MEMR ou -MEMW; le matériel de la carte mère autorise en outre les signaux -SMEMR Et -SMEMW, si l'adresse requise se trouve dans le premier mégaoctet de l'espace d'adressage. Seules les lignes sont connectées aux emplacements 8 bits -SMEMR Et -SMEMR, Dakota du Sud<7...0> Et S.A.<19...0> ; par conséquent, les cartes externes installées dans des emplacements 8 bits peuvent être soit des périphériques d'E/S 8 bits uniquement, soit une mémoire 8 bits dans le premier mégaoctet d'espace d'adressage. Les cartes externes installées dans des emplacements 8/16 bits acceptent tous les signaux de commande, adresses et données ; ils peuvent être de 8 ou 16 bits et leur espace d'adressage mémoire peut être inférieur à 16 Mo. Le cycle d'accès à ces cartes externes se termine sur 16 bits si la carte active le signal -E/S CS16 ou -MEM CS16.

REMARQUE : La mémoire de la carte mère ou de la carte externe est considérée comme une ressource 16 bits uniquement si le signal est activé. -MEM CS16. Ce signal est généré à partir des signaux d'adresse LA.<23...17> ; par conséquent, la mémoire 16 bits n'est accessible que par blocs de 128 Ko ; à l'intérieur d'un tel bloc, la mémoire ne peut pas être en partie de 8 bits et en partie de 16 bits, car il est impossible de générer un signal de manière unique en accédant à un bloc plus petit -MEM CS16. La profondeur de bits à l'intérieur d'un tel bloc doit être la même lors de l'accès à n'importe quelle adresse inférieure à 128 Ko.

ATTENTION! Les puces de mémoire dynamique nécessitent des cycles de rafraîchissement toutes les 15 µs. Si les cycles de rafraîchissement sont effectués moins de 15 µs, les données en mémoire peuvent être perdues.

CARACTÉRISTIQUES DES CARTES EXTERNES

La mémoire dynamique de la carte mère peut avoir deux types d'organisation : 16 bits ou 32 bits. Mais la capacité mémoire de la carte mère n'est prise en compte que par le processeur central ; pour les cartes externes, la mémoire dynamique de la carte mère n'est toujours que de 16 bits. La ROM de la carte mère contenant le BIOS (Base Input/Output System) est également toujours en 16 bits.

L'espace d'adressage maximum pour les périphériques d'E/S pris en charge par le bus ISA est de 64 Ko (16 lignes d'adresse). Tous les emplacements prennent en charge 16 lignes d'adresse. Les 256 premières adresses sont réservées aux périphériques situés, en règle générale, sur la carte mère - registres du contrôleur DMA, contrôleur d'interruption, horloge en temps réel, compteur de minuterie et autres périphériques requis pour la compatibilité AT de divers ordinateurs.

CARACTÉRISTIQUES DES CARTES EXTERNES

Bien que les 16 signaux d'adresse soient disponibles pour sélectionner une adresse aéroportée, seuls les 10 premiers bits de l'adresse étaient traditionnellement utilisés pour les adresses aéroportées dans la série d'ordinateurs IBM PC/XT/AT. Cela signifie que les adresses des blocs de kilo-octets suivants seront décodées de la même manière que les adresses du premier kilo-octet des adresses d'ondes radio. Par conséquent, pour les cartes externes nouvellement développées, il convient d'utiliser des « fenêtres » dans la distribution actuelle des adresses des ondes standard pour les ordinateurs IBM PC/AT. Pour augmenter le nombre d'adresses radio utilisées (si nécessaire), vous pouvez utiliser l'espace d'adressage de la fenêtre sélectionnée avec un décalage de 1 Ko ou un multiple de celui-ci. Évidemment, la carte externe doit dans ce cas décoder plus de 10 lignes d'adresse.

Les lignes de demande d'interruption sont directement connectées aux contrôleurs d'interruption de type Intel 8259A. Le contrôleur d'interruption répondra à une demande sur une telle ligne si le signal sur celle-ci passe de bas en haut. Pneu EST UN n'a pas de lignes confirmant la réception d'une demande d'interruption, le périphérique demandant l'interruption doit donc déterminer lui-même par la réaction du CPU si sa demande a été reçue.

CARACTÉRISTIQUES DES CARTES EXTERNES

Les lignes de demande d'interruption sont connectées à tous les emplacements et sont traitées par le contrôleur d'interruption sur le front montant du signal. Avant d'installer une nouvelle carte externe, si elle utilise un contrôleur d'interruption dans son fonctionnement, vous devez déterminer s'il existe une ligne de demande d'interruption libre et l'utiliser pour la nouvelle carte externe. Si cette condition n'est pas remplie, des situations conflictuelles peuvent survenir dans le bus.

Le processeur ou la carte externe peut effectuer des cycles d'accès de 8 ou 16 bits, tous les cycles commençant toujours par 16 bits et se terminant par 8 ou 16 bits. Le cycle d'accès sera complété en 8 bits si l'appareil auquel on accède inhibe le signal -E/S CS16 ou -MEM CS16.

L'échangeur d'octets est toujours situé sur la carte mère. Son rôle consiste à adapter précisément la taille des données échangées entre les appareils. En figue. La figure 3.1 montre la place de l'échangeur d'octets lors du transfert de données entre le maître et la ressource consultée. Dans le tableau 3.1 résume toutes les informations sur l’échange d’octets pendant les cycles d’accès. Les octets sont échangés depuis le bus Dakota du Sud<15...0> (HIGH BYTE - octet de poids fort) activé Dakota du Sud<7...0> (LOW BYTE - octet faible) ou vice versa. Dans le tableau, transfert d'octets depuis le bus SD<15...0>vers SD<7...0>noté H > L, vice versa - L< H. LL означает, что байт по младшей половине шины данных не переставляется, HH - что байт по старшей половине шины не переставляется. HH/LL - и старший и младший байт передаются каждый по своей половине шины данных и не переставляются.

Tableau 3.1.

Maître de bus	Ressource en cours d'accès	Terminer le cycle
Taille des données	Taille des données	Taille des données	Itinéraire lecture écriture

En figue. La figure 3.2 montre l'emplacement de l'échangeur d'octets pour les cycles de transfert de données en mode DMA. Dans le tableau 3.2 résume toutes les informations sur l'échange d'octets pendant les cycles DMA. Les octets sont échangés depuis le bus Dakota du Sud<15...0> (HAUT OCTET) sur Dakota du Sud<7...0> (LOW BYTE) ou vice versa. Dans le tableau, transférez un octet du bus Dakota du Sud<15...0> sur Dakota du Sud<7...0> noté H > L, vice versa - L< H. LL означает, что байт по младшей половине шины данных не переставляется, HH - что байт по старшей половине шины не переставляется. HH/LL - и старший и младший байт передаются каждый по своей половине шины данных и не переставляются.

Tableau 3.2.

Périphérique d'E/S

Contrôleur DMA

Terminer le cycle

Taille des données

-MEM CS16

Taille des données

lire écrire

Interdit

Ce chapitre décrit tous les signaux sur le bus ISA. Pour une meilleure compréhension du fonctionnement du bus, il est conseillé de diviser tous les signaux en 7 groupes : ADRESSES, DONNÉES, SIGNAUX D'HORLOGE, SIGNAUX DE COMMANDE, SIGNAUX DE MODE DMA, SIGNAUX DE COMMANDE CENTRALE, SIGNAUX D'INTERRUPTION, PUISSANCE. Les informations sur le sens des signaux (entrée, sortie ou bidirectionnel) sont données par rapport au maître sur le bus.

Le groupe de signaux d'adresse comprend les adresses générées par le maître actuel sur le bus. Il existe deux types de signaux d'adresse sur le bus ISA, S.A.<19...0> Et LA.<23...17> .

S.A.<19...0>

Des signaux d'adresse de ce type sont fournis au bus à partir de registres d'adresses dans lesquels l'adresse est verrouillée. Signaux S.A.<19...0> autoriser l'accès à la mémoire uniquement dans le mégaoctet le plus bas de l'espace d'adressage. Lors de l'accès à un périphérique d'E/S, seuls les signaux S.A.<15...0> S.A.<19...16> indéfini.

Pendant les cycles de régénération d'adresse, seuls les signaux S.A.<7...0> ont une réelle signification, et l'état des signaux S.A.<19...8> indéfini et ces broches doivent être dans le troisième état pour tous les appareils sur le bus.

CARACTÉRISTIQUES DES CARTES EXTERNES

La carte externe, devenue maître sur le bus, doit autoriser le signal -RAFRAÎCHIR pour régénérer la mémoire, dans ce cas, la carte externe doit transférer ses pilotes de signal d'adresse de sortie vers le troisième état.

LA.<23...17>

Les signaux de ce type entrent dans le bus sans se verrouiller dans les registres. Lorsque le processeur central est maître sur le bus, alors les valeurs des signaux sur les lignes LA.<23...17> vrai pendant la génération du signal BALLE et ils peuvent avoir une valeur arbitraire à la fin du cycle d'accès. Si le maître sur le bus est un contrôleur DMA, les signaux LA.<23...17> vrai avant le début du signal -MEMR ou -MEMW et sont conservés jusqu'à la fin du cycle. Lors de l'exécution de cycles d'accès à la mémoire, les signaux LA.<23...17> sont toujours vrais, et lors de l'accès aux périphériques d'E/S, ces signaux sont au niveau logique "0".

Lors de l'exécution de cycles de régénération, l'état des lignes LA.<23...17> n'est pas défini et toutes les ressources sur le bus doivent maintenir leurs sorties sur ces lignes dans le troisième état.

RECOMMANDATIONS : Pour les signaux « à verrouillage » LA. Seuls les registres avec entrée potentielle doivent être utilisés. En effet, dans ce cas, la nouvelle adresse vraie apparaîtra à la sortie du registre au début du signal. BALLE(et non sur son front descendant) et, de plus, lors des cycles d'accès à la mémoire par un autre maître, et non le CPU, le signal BALLE est maintenu dans l'état logique "1" et le registre avec l'entrée de potentiel deviendra simplement un répéteur de signal LA.(c'est ce qui est requis dans ce cas).

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe est maître sur le bus, alors les signaux LA.<23...17> doit être vrai avant que le signal ne commence -MEMR ou -MEMW et le rester jusqu'à la fin du cycle. -RAFRAÎCHIR(il ne faut pas oublier que la carte externe ne peut faire cela qu'en étant maître sur le bus), alors le contrôleur de régénération générera des signaux d'adresse, donc la carte externe doit transférer ses sorties d'adresse au troisième état.

Signal -SBHE(System Bus High Enable - Activer l'octet de poids fort sur le bus système) est activé par le processeur central pour indiquer à toutes les ressources sur le bus que les lignes Dakota du Sud<15...8> un octet de données est envoyé. Signaux -SBHE Et SA0 sont utilisés pour déterminer quel octet est envoyé sur quelle moitié du bus de données (conformément au tableau 3.1).

Signal -SBHE n'est pas généré par le contrôleur de régénération lorsqu'il s'empare du bus, car il n'y a pas de réarrangement d'octets et il n'y a pas de véritable lecture de données.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si une carte externe devient maître sur le bus, elle doit alors produire un signal -SBHE tout comme le processeur central.

Si une carte externe, qui est maître sur le bus, génère un signal -RAFRAÎCHIR, puis sa sortie de signal -SBHE doit être transféré vers l’État tiers.

BALLE

Signal BALLE(Bus Address Latch Enable - Autorisation de « verrouiller » une adresse sur le bus) est un stroboscope pour écrire des adresses le long des lignes. LA.<23...17> et indique aux ressources sur le bus que l'adresse est vraie et peut être verrouillée dans le registre. Ce signal informe également les ressources sur le bus que les signaux S.A.<19...0> Et -SBHE sont vrai.

Lorsque le bus est capturé par le contrôleur DMA, le signal BALLE est toujours égal au "1" logique (produit sur la carte mère), puisque les signaux LA.<23...17> Et S.A.<19...0> true avant que les signaux de commande ne soient générés. Si le contrôleur de régénération devient maître sur le bus, alors sur la ligne BALLE un niveau logique est également pris en charge puisque les signaux d'adresse S.A.<19...0> vrai avant le début des signaux de commande.

CARACTÉRISTIQUES DES CARTES EXTERNES

Lorsque le bus est capturé par une carte externe, le signal BALLE est maintenu par la carte mère dans un état logique "1" pendant toute la durée de capture du bus. Signaux d'adresse LA.<23...17> Et S.A.<19...0> doit être vrai pendant que la carte active les signaux de commande.

Si le processeur central est maître sur le bus et effectue un cycle d'accès aux ressources sur une carte externe, alors les signaux LA.<23...17> ne sont vrais que pendant une courte période, le signal BALE doit donc être utilisé pour "verrouiller" l'adresse dans le registre. Lorsque le bus est capturé par un périphérique autre que le CPU, la ligne BALE est maintenue au niveau logique "1".

AEN

Signal AEN L'activation de l'adresse est activée lorsque le contrôleur DMA devient maître sur le bus et informe toutes les ressources sur le bus que des cycles DMA sont en cours d'exécution sur le bus. Signal autorisé AEN informe également tous les périphériques d'E/S que le contrôleur DMA a défini l'adresse mémoire et que le périphérique d'E/S doit être désactivé pendant la durée du signal AEN décodage d'adresse.

Ce signal est désactivé si le maître sur le bus est un processeur central ou un contrôleur de régénération.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si une carte externe génère le signal -MASTER lors de l'exécution de la procédure d'acquisition du bus, le signal AEN est désactivé par le contrôleur DMA afin de permettre à la carte externe d'accéder aux périphériques d'E/S.

Dakota du Sud<7...0> Et Dakota du Sud<15...8>

Lignes Dakota du Sud<7...0> Et Dakota du Sud<15...8> , en règle générale, est également appelé bus de données, et le long de la ligne SD15 le bit de poids fort est transmis, et le long de la ligne SD0- bit le moins significatif. Lignes SD<7...0>- moitié basse du bus de données, Dakota du Sud<15...0> - la moitié haute du bus de données. Toutes les ressources 8 bits ne peuvent communiquer que sur la moitié basse du bus de données. L'échange de données entre un maître 16 bits sur le bus et une ressource 8 bits est pris en charge par un échangeur d'octets sur la carte mère (le Tableau 3.1 et la Fig. 3.1 illustrent son fonctionnement).

CARACTÉRISTIQUES DES CARTES EXTERNES

Si le signal - RAFRAÎCHIR activé, alors les cartes externes doivent transférer leurs sorties sur le bus de données vers le troisième état, car il n'y a pas de transfert de données pendant les cycles de régénération de la mémoire.

Les signaux de ce groupe contrôlent à la fois la durée et les types de cycles d'accès effectués sur le bus. Le groupe se compose de six signaux de commande, de deux signaux prêts et de trois signaux qui déterminent la taille et le type du cycle.

Les signaux de commande déterminent le type de périphérique (mémoire ou ondes radio) et le sens du transfert (écriture ou lecture).

Les signaux prêts contrôlent la durée du cycle d'accès, en le raccourcissant ou, au contraire, en l'allongeant.

-MEMR Et -SMEMR

Signal -MEMR(Memory Read) est activé par le maître sur le bus pour lire les données de la mémoire à l'adresse déterminée par les signaux le long des lignes LA.<23...17> Et S.A.<19...0> . Signal -SMEMR(System Memory Read) est fonctionnellement identique à -MEMR, sauf que le signal -SMEMR activé lors de la lecture de la mémoire dans le premier mégaoctet de l'espace d'adressage. Signal -SMEMR -MEMR -MEMR de 10 nanosecondes ou moins.

CARACTÉRISTIQUES DES CARTES EXTERNES

-MEMR, puisque le signal -SMEMR ne peut être résolu par la carte mère que lors de la lecture de la mémoire dans le premier mégaoctet de l'espace d'adressage. Si la carte externe autorise le signal -RAFRAÎCHIR -MEMR au troisième état, donc une fois le signal résolu -RAFRAÎCHIR le contrôleur de régénération activera ce signal.

-MEMW Et -SMEMW

Signal -MEMW(Memory Write) est activé par le maître sur le bus pour écrire des données dans la mémoire à l'adresse déterminée par les signaux le long des lignes LA.<23...17> Et S.A.<19...0> . Signal -SMEMW(System Memory Write) est fonctionnellement identique à -MEMW, sauf que le signal -SMEMW activé lors de l’écriture dans la mémoire dans le premier mégaoctet de l’espace d’adressage. Signal -SMEMW généré sur la carte mère à partir du signal -MEMW et est donc retardé par rapport au signal -MEMR de 10 ns ou moins.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si une carte externe devient maître sur le bus, elle ne peut activer que le signal -MEMW, puisque le signal -SMEMW ne peut être résolu par la carte mère que lors de l'écriture dans la mémoire dans le premier mégaoctet de l'espace d'adressage. Si la carte externe autorise le signal -RAFRAÎCHIR, alors il doit commuter sa sortie en fonction du signal -MEMW au troisième état.

-I/OU

Signal -I/OU(Lecture E/S - Lecture d'un périphérique d'entrée/sortie) est activé par un maître sur le bus pour lire les données d'un périphérique d'entrée/sortie à une adresse déterminée par des signaux. S.A.<15...0> .

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe autorise le signal -RAFRAÎCHIR, alors il doit commuter sa sortie en fonction du signal -I/OU au troisième état.

-I/OW

Signal -I/OW(Ecriture I/O - Écriture sur des périphériques d'E/S) est activée par un maître sur le bus pour écrire des données sur un périphérique d'E/S à une adresse déterminée par des signaux. S.A.<15...0> .

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe autorise le signal -RAFRAÎCHIR, alors il doit commuter sa sortie en fonction du signal -OIEV au troisième état.

-MEM CS16

Signal -MEM CS16 Memory Cycle Select est activé par la mémoire 16 bits pour indiquer au maître du bus que la mémoire à laquelle il accède est de 16 bits et doit effectuer un cycle d'accès de 16 bits. Si ce signal est désactivé, alors seul un cycle d'accès de 8 bits peut être effectué sur le bus. La mémoire accédée doit générer ce signal à partir des signaux d'adresse LA.<23...17> .

-MEM CS16

RECOMMANDATIONS : Décoder les signaux LA. sur une carte mémoire externe 16 bits, le signal doit être activé -MEM CS16, si l'adresse définie sur le bus est l'adresse de cette carte externe. Étant donné que ce signal est généralement fixé sur la carte mère sur le front descendant du signal BALLE, puis le circuit de décodage des signaux LA et de formation ultérieure -MEM CS16 doit avoir la latence minimale possible (pour les ordinateurs avec une vitesse d'horloge CPU de 20 MHz, pas plus de 20 ns).

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe est une mémoire de 16 bits, elle doit alors en informer le maître sur le bus en activant le signal -MEM CS16.

S.A.<15...0> et certains périphériques d'E/S activeront le signal de manière aléatoire lors du décodage de cette adresse -E/S CS16, alors la carte externe doit l'ignorer pendant le cycle d'accès à la mémoire.

-E/S CS16

Signal -E/S CS16(Sélection du cycle d'E/S) est activé par l'E/S 16 bits pour informer le maître du bus que l'E/S à laquelle il accède a une organisation 16 bits et qu'il doit effectuer un cycle d'accès 16 bits. Si ce signal est désactivé, alors seul un cycle d'accès aéroporté de 8 bits peut être effectué sur le bus. L'appareil aéroporté auquel le cycle d'accès est effectué doit générer ce signal à partir des signaux d'adresse S.A.<15...0> .

REMARQUE : Le contrôleur DMA et le contrôleur de régénération ignorent le signal -E/S CS16 lors de l'exécution de cycles de régénération DAP et mémoire.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe est un périphérique aéroporté 16 bits, elle doit alors en informer le maître sur le bus en activant le signal -E/S CS16.

Si la carte externe, étant un contrôleur maître sur le bus, génère des signaux d'adresse LA.<23...17> et certains périphériques de mémoire activeront le signal de manière aléatoire lors du décodage de cette adresse -MEM CS16, alors la carte externe doit l'ignorer pendant le cycle d'accès au périphérique aéroporté.

E/S CH RDY

Signal E/S CH RDY(I/O Channel Ready) est un signal asynchrone généré par le périphérique auquel on accède sur le bus. Si ce signal est désactivé, le cycle d'accès sera allongé, puisque des cycles d'attente y seront ajoutés pour la durée de l'interdiction. Lorsque le maître sur le bus est un processeur central ou une carte externe, alors chaque cycle d'attente correspond à la moitié de la période de fréquence SYSCLK(pour la fréquence d'horloge SYSCLK= durée d'horloge d'attente de 8 MHz - 62,5 ns). Si le maître sur le bus est un contrôleur DDP, alors chaque cycle d'attente correspond à une période SYSCLK(Pour SYSCLK=8 MHz - 125 ns). Lors de l'accès à la mémoire sur une carte externe, le CPU insère toujours automatiquement un cycle d'attente (si le signal -0WS désactivé), par conséquent, si la carte externe a suffisamment de temps de cycle avec un cycle d'attente, désactivez le signal E/S CH RDY non requis.

REMARQUE : lors de l'exécution de cycles DMA, les périphériques d'E/S ne doivent pas générer ce signal, car le périphérique d'E/S n'active le signal DRQ qu'une fois que de vraies données peuvent être reçues ou envoyées par le périphérique d'E/S et qu'un contrôle supplémentaire du temps de cycle est requis par le signal. E/S CH RDY Non. Seuls les dispositifs de mémoire pendant les cycles DMA peuvent activer ce signal.

Signal d'avertissement E/S CH RDY ne peut pas être désactivé pendant une durée supérieure à 15 μs, car si cette exigence n'est pas respectée, une perte de données dans les puces de mémoire dynamique est possible.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe est maître sur le bus, alors elle doit recevoir et analyser le signal E/S CH RDY lorsqu'il effectue des cycles d'accès à d'autres ressources. Lorsque la carte externe fonctionne dans d'autres modes, elle doit activer ce signal lorsqu'elle est prête à terminer le cycle.

E/S CH RDY et effectuez tous les cycles d'accès comme des cycles d'accès mémoire normaux de 8 ou 16 bits. Par conséquent, lors de l'installation d'une carte externe dans un ordinateur, ce qui nécessite une extension du cycle d'accès au signal E/S CH RDY, vous devez absolument vous assurer qu'il n'y a pas de carte externe mal conçue dans votre ordinateur.

-0WS

Signal -0WS(0 états d'attente - 0 cycles d'attente) est le seul signal sur l'ensemble du bus qui nécessite une synchronisation avec la fréquence lorsqu'il est reçu par le maître sur le bus SYSCLK. Il est activé par la ressource à laquelle accède la CPU ou la carte externe et informe le maître sur le bus que le cycle d'accès doit être terminé sans insérer d'horloge d'attente.

REMARQUE : Bien que ce signal soit connecté à un emplacement pour carte 8 bits, il ne peut pas être utilisé par une ressource 8 bits. Il ne peut être utilisé que lors de l'accès à la mémoire 16 bits installée dans un emplacement lorsque le processeur ou la carte externe est le maître sur le bus. Ce signal est ignoré lors de l'accès à la source d'air ou lorsque le contrôleur DMA ou le contrôleur de régénération est maître sur le bus.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe est maître sur le bus, alors elle doit recevoir le signal -0WSà partir des ressources auxquelles il accède et effectue des cycles d'accès sur ces ressources sans cycles d'attente supplémentaires. Lorsque la carte externe est une mémoire de 16 bits, elle doit alors activer le signal -0WS, si la vitesse de cette mémoire permet d'effectuer des cycles d'accès sans insérer de cycle d'attente supplémentaire.

ATTENTION! Malheureusement, certaines cartes externes, devenues maîtres sur le bus, ignorent le signal -0WS et effectuez tous les cycles d'accès comme des cycles d'accès mémoire normaux de 8 ou 16 bits.

-RAFRAÎCHIR

Signal -RAFRAÎCHIR(Rafraîchir) est activé par le contrôleur de rafraîchissement pour informer tous les périphériques sur le bus que des cycles de rafraîchissement de la mémoire sont en cours.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe est maître sur le bus, elle doit alors activer le signal -RAFRAÎCHIR pour une demande de régénération de mémoire. Dans ce cas, le cycle de régénération sera exécuté même si le contrôleur de régénération n'est pas maître sur le bus.

Le groupe de signaux de commande centraux se compose de signaux de différentes fréquences, signaux de commande et erreurs.

Signal -MAÎTRE(Maître) doit être généré uniquement par la carte externe qui souhaite devenir maître sur le bus.

ATTENTION! Si le signal -MAÎTRE activé pendant un temps supérieur à 15 µs, alors la carte externe doit demander un cycle de rafraîchissement de la mémoire en activant le signal -RAFRAÎCHIR.

CARACTÉRISTIQUES DES CARTES EXTERNES

Signal -MAÎTRE autorisé par une carte externe qui devient maître sur le bus, seulement après avoir reçu le signal correspondant -DACK du contrôleur DDP. Après le signal -MAÎTRE sera activé, la carte externe doit attendre au moins une période de fréquence SYSCLK, avant de commencer à générer des signaux d'adresse et de données et un minimum de deux périodes SYSCLK avant la génération des signaux de commande.

-E/S CH CK

Signal -E/S CH CK(Vérification du canal d'E/S) peut être résolu par n'importe quelle ressource sur le bus comme un message d'erreur fatal qui ne peut pas être corrigé. Un exemple typique d'une telle erreur est une erreur de parité lors de l'accès à la mémoire. Signal - CH CK E/S doit être activé pendant un temps d'au moins 15 ns. Si au moment de la génération de ce signal le maître sur le bus était un contrôleur DMA ou un contrôleur de régénération, alors le signal -E/S CH CK sera écrit dans un registre sur la carte mère et traité uniquement après que le processeur central soit devenu maître sur le bus.

Ce signal est généralement connecté à l'entrée d'interruption non masquable du processeur et sa génération provoque l'arrêt du fonctionnement normal de l'ordinateur.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si le signal -E/S CH CK est activé au moment où le maître sur le bus est une carte externe, il est écrit dans un registre sur la carte mère et ne sera traité qu'après la capture du bus par le processeur central.

RÉINITIALISER LE DRV

Signal RÉINITIALISER LE DRV(Reset Driver) est généré par le processeur central pour configurer initialement toutes les ressources d'accès sur le bus après la mise sous tension ou après une chute de tension. Le temps de résolution minimum de ce signal est de 1 ms.

CARACTÉRISTIQUES DES CARTES EXTERNES

Les cartes externes doivent commuter leurs sorties sur le troisième état pendant toute la durée de génération de ce signal.

SYSCLK

Signal SYSCLK(Horloge système - fréquence système) dans ce livre est supposée être de 8 MHz, bien que, en règle générale, cette fréquence soit la même que la fréquence d'horloge du processeur central de la carte mère, mais avec un niveau de 50 % (par durée) du "1" logique. Tous les cycles de bus sont proportionnels SYSCLK, mais tous les signaux sur le bus sauf -0WS, non synchronisé avec SYSCLK.

CARACTÉRISTIQUES DES CARTES EXTERNES

Lorsque la carte externe est un maître de bus, elle peut utiliser SYSCLK pour définir la longueur du cycle, mais à part générer -0WS, n'importe quel signal de synchronisation peut être utilisé.

O.S.C.

Signal O.S.C. généré par la carte mère toujours à une fréquence fixe de 14,3818 MHz avec 45-55% (en durée) au niveau logique « 1 ». Signal O.S.C. non synchronisé avec aucun SYSCLK avec tout autre signal sur le bus et ne peut donc pas être utilisé pour des applications nécessitant une synchronisation avec d'autres signaux. Historiquement, ce signal semblait prendre en charge les premiers contrôleurs de moniteur couleur pour ordinateurs personnels de la série IBM PC. Ce signal est pratique pour une utilisation avec des cartes externes car il est le même pour tous les modèles d'ordinateurs compatibles IBM PC/AT.

Le groupe de signaux d'interruption est utilisé pour demander une interruption au CPU.

REMARQUE : Les signaux de demande d'interruption sont généralement associés à un contrôleur d'interruption de type Intel 8259A. Malgré le fait que n'importe quel maître sur le bus a accès aux contrôleurs d'interruption (comme pour UVV), pour des raisons de compatibilité logicielle, seul le processeur central peut gérer le contrôleur d'interruption.

IRQ<15,14,12,11,10> IRQ<9,7...3>

Une interruption peut être demandée par les ressources aussi bien sur la carte mère que sur les cartes externes en résolvant le signal correspondant IRQ. Le signal doit rester activé jusqu'à ce que l'interruption soit reconnue par la CPU, ce qui implique généralement que la CPU accède à la ressource qui a demandé l'interruption.

CARACTÉRISTIQUES DES CARTES EXTERNES

Une demande d'interruption est écrite sur un déclencheur dans le contrôleur d'interruption sur le front montant du signal de demande d'interruption et doit être générée par des microcircuits dotés de sorties TTL conventionnelles. Par conséquent, lorsque vous sélectionnez une ligne de demande d'interruption pour votre carte externe, vous devez vous assurer que cette ligne n'est occupée par aucune autre carte externe.

Ces signaux prennent en charge les cycles de transfert de données lors d'un accès direct à la mémoire.

REMARQUE : canaux DMA<3...0>ne prend en charge que les transferts de données 8 bits. Canaux DDP<7...5>prend en charge les transferts de données 16 bits uniquement.

DRQ<7...5,0> DRQ<3,2,1>

Signaux DRQ(Demande DMA) sont résolus par des ressources sur la carte mère ou des cartes externes pour demander le service du contrôleur DMA ou pour saisir le bus. Signal DRQ doit être activé jusqu'à ce que le contrôleur DMA active le signal correspondant -DACK.

CARACTÉRISTIQUES DES CARTES EXTERNES

Signaux DRQ sont générés à partir des sorties des microcircuits TTL conventionnels, par conséquent, lors de l'installation d'une carte externe dans un emplacement de bus ISA, vous devez sélectionner correctement le canal DMA, qui ne doit pas être occupé par d'autres cartes externes.

-DACK<7...5,0> -DACK<3,2,1>

Signaux -DACK(DMA Acknowledge - DMA confirmation) sont autorisés par le contrôleur DMA comme confirmation des signaux de demande DRQ<7...5,3...0> . Résolution du signal correspondant -DACK signifie que soit les cycles DMA seront démarrés, soit que la carte externe a capturé le bus.

Conditions générales

Signal Conditions générales(Terminal Count) est activé par le contrôleur DDP lorsque le décompte du nombre de transferts de données est terminé sur l'un des canaux DMA, c'est-à-dire que tous les transferts de données sont terminés.

Pour alimenter des cartes externes sur le bus EST UN 5 tensions d'alimentation DC sont utilisées : +5 V, -5 V, +12 V, -12 V, 0 V (boîtier - Masse). Toutes les lignes électriques sont connectées au connecteur 8 bits, à l'exception d'une ligne +5 V et d'une ligne de corps sur le connecteur supplémentaire.

La consommation de courant maximale autorisée pour la carte externe pour chaque tension d'alimentation est indiquée dans le tableau. 4.1.

Tableau 4.1. Consommation maximale de courant par carte externe

Tension

ATTENTION! Les données données dans le tableau. 4.1 ne signifie pas que chacune des cartes externes installées dans les slots peut consommer de tels courants. Le tableau vous informe uniquement des courants autorisés à traverser le(s) connecteur(s) de la carte externe. La consommation électrique totale autorisée pour toutes les cartes externes est généralement limitée par l'alimentation électrique de l'ordinateur. Par conséquent, avant d'installer une nouvelle carte externe dans l'emplacement de bus, vous devez déterminer s'il existe une réserve appropriée pour la consommation de courant de cette carte au niveau de l'alimentation de l'ordinateur.

Cycles d'autobus EST UN toujours asynchrone par rapport à SYSCLK. Divers signaux sont activés et désactivés à tout moment ; dans les intervalles autorisés, des signaux de réponse peuvent également être générés à tout moment. La seule exception est le signal -0WS, qui doit être synchronisé avec SYSCLK.

Il existe 4 types de cycles individuels dans le bus : Accès à la ressource, RAP, Régénération, Capture de pneus. Faire du vélo Accès à la ressource est exécuté si le processeur central ou la carte externe en tant que maître communique avec diverses ressources sur le bus. Le cycle DMA est exécuté si le contrôleur DMA est maître sur le bus et effectue des cycles de transfert de données entre la mémoire et le périphérique aéroporté. Le cycle de régénération est effectué uniquement par le contrôleur de régénération pour régénérer les puces de mémoire dynamique. Le cycle Bus Capture est effectué par une carte externe pour devenir maître sur le bus.

Structurellement, les cycles diffèrent par le type de maître sur le bus et les types de ressources d'accès sur celui-ci. Au sein du type de cycle, il en existe différents types, en raison de la durée différente de chaque type.

Il existe trois types de cycles Accès à la ressource:

un cycle avec 0 cycle d'attente - ce cycle est le plus court de tous possible ;

cycle normal - lors de l'exécution d'un tel cycle, la ressource d'accès n'interdit pas le signal prêt E/S CH RDY- désormais un cycle de ce type sera simplement appelé normal ;

cycle étendu - lors de l'exécution d'un tel cycle, la ressource d'accès désactive le signal prêt E/S CH RDY pour le temps nécessaire à la ressource pour recevoir ou transmettre des données - désormais un cycle de ce type sera appelé étendu.

Dans les cycles PDP et Régénération, il existe également deux types : normal et étendu, basés sur les mêmes conditions décrites ci-dessus. Ci-dessous, tous les types de cycles seront décrits en détail et, en outre, dans le chapitre. La figure 6 montre des chronogrammes de tous types de cycles.

Le CPU commence le cycle Accès à la ressource génération de signaux BALLE, informant toutes les ressources de la véracité de l'adresse sur les lignes S.A.<19...0> , ainsi que pour fixer les adresses par ressources le long des lignes LA.<23...17> . Les ressources doivent indiquer au CPU la résolution du signal -MEM CS16 ou -E/S CS16 que le cycle doit être de 16 bits ; sinon la boucle se terminera en 8 bits. Le CPU émet également des instructions -MEMR, -MEMW, -CIOR Et -IOWC définir le type de ressource (mémoire ou ondes), ainsi que le sens du transfert des données. Si la mémoire est accédée dans le premier mégaoctet de l'espace d'adressage, le signal sera également résolu -SMEMR ou -SMEMW. Une ressource d'accès qui doit modifier son temps de cycle doit répondre par un signal -0WS ou E/S CH RDY pour informer le CPU de la durée du cycle d'accès.

CARACTÉRISTIQUES DES CARTES EXTERNES

La carte externe qui a capturé le bus commence également le cycle d'accès en générant des signaux d'adresse, mais, contrairement au CPU, ne confirme pas l'adresse avec un signal. BALLE. Sur la ligne de ce signal, la carte mère maintient un niveau logique de « 1 » pendant toute la durée où le bus est capturé par la carte externe. Par conséquent, la carte externe doit produire de vrais signaux à la fois le long des lignes S.A.<19...0> et le long des lignes LA.<23...17> avant que les signaux de commande ne commencent à être activés, en maintenant l'adresse jusqu'à la fin du cycle. La carte externe doit également être capable d'analyser le signal -MEM CS16 Et -E/S CS16 et, conformément à ces signaux, terminez la boucle en 16 ou 8 bits.

Un cycle d'accès avec 0 cycle d'attente est le cycle le plus court possible sur le bus. Cette boucle ne peut être exécutée que lorsque le CPU ou la carte externe (lorsqu'elle est maître sur le bus) accède à la mémoire 16 bits. Au début du cycle, le maître doit fixer l'adresse sur les lignes LA.<23...17> pour sélectionner un bloc mémoire de 128 Ko. Si le signal n'est alors pas autorisé -MEM CS16, alors la boucle se terminera sur 8 bits (normale ou étendue) et la boucle avec 0 cycle d'attente ne sera pas exécutée. Si la ressource autorise le signal -MEM CS16, alors il doit activer le signal -0WS au moment approprié après l'émission du signal de commande -MEMR ou -MEMW pour terminer la boucle avec 0 cycle d'attente. Quand le signal est interdit -0WS le cycle se termine normalement ou prolongé.

REMARQUES : Si le signal -0WS est autorisé par la ressource d'accès, alors le maître n'a pas besoin d'autorisation de signal E/S CH RDY- il est ignoré. Signal uniquement -0WS est dans le bus EST UN synchrone par rapport à SYSCLK signal.

CARACTÉRISTIQUES DES CARTES EXTERNES

La carte externe qui a repris le bus effectue un cycle d'accès avec 0 cycle d'attente tout comme le processeur central.

Une boucle normale peut être exécutée par le CPU ou une carte externe (si elle possède le bus) lors de l'accès à un périphérique ou à une mémoire 8 ou 16 bits. Après avoir émis des signaux d'adresse sur le bus, le maître active les signaux de commande -MEMR, -MEMW, -I/OU ou -I/OW. En réponse, la ressource doit résoudre le signal E/S CH RDY au moment opportun, sinon le cycle se terminera de manière prolongée. Autorisation E/S CH RDY oblige le maître à terminer le cycle dans un laps de temps déterminé (cette période est un multiple de la période SYSCLK, mais n'est pas synchronisé avec lui). La durée du cycle normal est déterminée par le temps de résolution du signal -MEMR, -MEMW, -I/OU ou -I/OW qui, à son tour, dépend de la taille des données et de l'adresse de la ressource d'accès.

Une boucle étendue peut être exécutée par le CPU ou une carte externe (si elle possède le bus) lors de l'accès à un périphérique ou à une mémoire 8 ou 16 bits. Le maître du bus exécute une boucle étendue si la ressource à laquelle on accède n'active pas le signal au moment approprié après l'activation du signal de commande. E/S CH RDY. Le maître continue d'activer le signal de commande jusqu'à ce que la ressource autorise le signal E/S CH RDY. La période de temps du cycle prolongé est également un multiple SYSCLK

Le contrôleur de régénération tente de saisir le bus après 15 µs depuis le dernier cycle de régénération de deux manières :

si le bus appartient au processeur central, alors à la fin de la commande en cours, il transfère le bus au contrôleur de régénération ;

si le bus appartient au contrôleur DMA, alors le bus sera transféré au contrôleur de régénération seulement après l'achèvement des cycles de transfert de données par le contrôleur DMA.

La fonction des signaux suivants pendant le cycle de régénération a une interprétation originale :

-RAFRAÎCHIR- la résolution de ce signal indique le début du cycle de régénération ;

Adresse- le contrôleur de régénération génère uniquement des signaux via les lignes d'adresse SA<7...0>, les signaux d'adresse restants ne sont pas définis ;

-MEMR-signal -MEMR activé par le contrôleur de régénération, tandis que le signal -SMEMR sera activé par la carte mère ;

Dakota du Sud<15...0> - les lignes de données sont ignorées par le contrôleur de régénération et toutes les ressources sur le bus doivent transférer leurs sorties via les lignes de données vers le troisième état ;

Ces signaux sont ignorés par le contrôleur de régénération :

-MEM CS16

-E/S CS16

CARACTÉRISTIQUES DES CARTES EXTERNES

Lorsque la carte externe est maître sur le bus, elle doit activer indépendamment le signal -RAFRAÎCHIR pour démarrer le cycle de régénération de la mémoire.

Le cycle de régénération normal est démarré par le contrôleur de régénération en activant le signal -MEMR, en réponse, la ressource doit résoudre le signal E/S CH RDY au moment opportun, sinon le cycle se terminera de manière prolongée. La durée du cycle est en fait déterminée uniquement par la durée du signal -MEMR.

Le contrôleur de régénération effectue un cycle prolongé si au moins une ressource d'accès n'autorise pas le signal E/S CH RDY au moment approprié après la résolution du signal -MEMR. Le contrôleur de régénération continue à activer le signal -MEMR avant le signal E/S CH RDY sera activé par toutes les ressources du bus. La durée du cycle prolongé est également un multiple SYSCLK, mais n'est pas synchronisé avec lui.

Le cycle DMA est similaire au cycle d'accès effectué par un autre propriétaire de bus. Les cycles DMA sont démarrés une fois le signal activé -DACK Contrôleur DDP. La taille des données transférées dépend du canal DMA utilisé : les canaux 0 à 3 sont définis pour les transferts de données 8 bits, et les canaux 5 à 7 sont définis pour les transferts de données 16 bits. Signaux -MEM CS16 Et -E/S CS1 6 sont ignorés par le contrôleur DMA lui-même, mais ces signaux sont utilisés par le mélangeur d'octets de la carte mère.

Les cycles DMA sont effectués uniquement entre la mémoire et les périphériques d'E/S. Les signaux d'adresse générés par le contrôleur DMA contiennent uniquement l'adresse mémoire et ne contiennent pas l'adresse aéroportée. Le processus d'envoi de données dans un cycle DMA fonctionne comme ceci : la source de données met les données sur le bus et le récepteur de données doit être prêt à les recevoir en même temps. Les commandes d'écriture et de lecture sont également activées simultanément pour sélectionner correctement le sens de transfert. Dans ce cas, le signal de lecture est nécessairement activé avant le signal d'écriture pour éviter une collision entre les tampons de données des deux ressources.

L'appareil aéroporté demandant le mode DMA sur le bus permet au signal DRQ le canal correspondant. Si le maître sur le bus est le processeur central, il libère le bus vers le contrôleur DMA, qui, à son tour, informe le contrôleur aéroporté avec l'autorisation de signal. -DACK que le cycle RAP commence. Étant donné que le contrôleur DMA ne produit que l'adresse mémoire, l'appareil aéroporté doit utiliser des signaux -I/OU, -I/OW Et -DACK pour recevoir ou transmettre des données en mode DMA.

Le cycle DMA commence par l'activation du signal -DACK le canal correspondant, ainsi que le signal AEN. Résolution du signal AEN Le contrôleur DMA informe toutes les ressources sur le bus que les adresses et les signaux de commande sont générés par le contrôleur DMA et non par le processeur central, le contrôleur de régénération ou la carte externe. Une fois les signaux de commande résolus, le contrôleur DMA analyse le signal E/S CH RDY pour déterminer la durée du cycle.

Si le cycle s'allonge, alors la période d'allongement est un multiple de deux fois la période SYSCLK, bien que non synchronisé avec SYSCLK.

REMARQUE : Les données écrites dans la mémoire ou sur le périphérique aéroporté doivent être vraies avant que la commande d'écriture ne soit activée et rester vraies jusqu'à ce que la commande d'écriture soit désactivée.

La boucle normale est effectuée par le contrôleur DMA pour les transferts de données 8 ou 16 bits. Le contrôleur DMA active les signaux -MEMR, -MEMW, -I/OU Et -I/OW, et la mémoire avec laquelle l'échange est effectué doit permettre au signal E/S CH RDY au moment opportun, sinon le cycle se terminera comme prolongé. Résolution du signal E/S CH RDY amène le contrôleur à terminer une boucle dans une période de temps fixe ; cette période est un multiple de la période SYSCLK, mais n'est pas synchronisé avec lui.

Durée de résolution du signal -MEMR, -MEMW, -I/OU Et -I/OW détermine la durée du cycle entier, et cette durée dépend de la taille des données pour différents espaces d'adressage.

Le cycle DMA étendu est exécuté par le contrôleur DMA de la même manière que le cycle normal, sauf que dans le cycle étendu, le signal E/S CH RDY n'est pas activé au moment approprié après l'activation du signal de commande. Le contrôleur DPM continue d'autoriser les signaux de commande jusqu'à ce que le dispositif aéroporté autorise le signal E/S CH RDY. La durée de prolongation du cycle est dans ce cas un multiple de deux fois la durée SYSCLK, bien que non synchrone avec SYSCLK.

REMARQUE : signaux d'adresse LA.<23...0> au cours d'un cycle d'accès normal doit être écrit dans un registre par les ressources d'accès pour mémoriser l'adresse tout au long du cycle. Contrairement aux boucles normales, lors de l'exécution de boucles DMA, ces signaux d'adresse sont vrais pour l'ensemble de la boucle DMA.

ATTENTION! Les canaux DMA utilisés par les cartes externes pour capturer le bus doivent être programmés en mode cascade.

Toute carte externe installée dans le slot peut devenir maître sur le bus ISA. La carte externe de capture de bus doit démarrer avec l'activation du signal DRQ Canal DMA préprogrammé en mode cascade. Un canal DMA programmé en mode cascade suppose que tous les cycles DMA ont été exécutés par une ressource externe - dans ce cas, une carte externe. Le contrôleur DMA répond à la carte externe avec une résolution de signal -DACK; conseil externe en réponse à -DACK permet le signal -MAÎTRE. Après résolution du signal -MAÎTRE la carte externe doit attendre un certain temps avant de pouvoir commencer ses cycles d'accès.

Le bus ISA (Industrial Standard Architecture) est le plus répandu dans les ordinateurs industriels pour les raisons suivantes :

le plus grand nombre de systèmes en raison du prix bas ;

une grande variété d'applications ;

vitesse de transmission jusqu'à 2 Mbit/s ;

bonne immunité au bruit;

un grand nombre d'équipements et de logiciels compatibles.

Les chronogrammes des cycles d'échange pour les dispositifs d'entrée/sortie (E/S) sont présentés dans la figure 1.5 (tous les paramètres de synchronisation sont donnés pour une fréquence SYSCLK de 8 MHz). Les cycles commencent par la configuration de l'adresse par le maître (appareil de contrôle du bus) sur les lignes SAO...SA15 et le signal -SBHE. Notez que, malgré la capacité potentielle d'adresser 16 lignes d'adresse, le plus souvent seules les 10 lignes d'ordre inférieur SAO...SA9 sont utilisées, puisque la plupart des cartes d'extension développées précédemment les utilisent uniquement, et donc, sauf cas particuliers, il y a inutile de traiter les catégories élevées SA10...SA15.

En réponse à la réception de l'adresse, l'intervenant (esclave du bus), qui a reconnu son adresse, doit générer le signal -I/O CS16 si l'échange doit être 16 bits.

Vient ensuite la commande de lecture ou d’écriture proprement dite. Pendant le cycle de lecture, le maître définit le signal -IOR, en réponse auquel l'exécuteur doit émettre des données sur le bus de données. Ces données doivent être supprimées par l'interprète après la fin du signal -IOR. Dans le cycle d'écriture, le maître définit les données à écrire et les accompagne du stroboscope d'écriture -IOW. Il convient de noter ici que bien que, conformément à la norme, le paramétrage des données enregistrées précède le paramétrage de -IOW, certains ordinateurs implémentent l'ordre inverse : d'abord le -IOW est défini, puis les données apparaissent. Par conséquent, lors de la conception d’une onde radioélectrique, seul le front arrière (positif) du signal -IOW doit être considéré comme le moment de validité des données.

Dans le cas où l'appareil aéroporté n'a pas le temps d'exécuter la commande qui lui est demandée au rythme du bus système, il peut suspendre l'achèvement du cycle de lecture ou d'écriture pendant un nombre entier de périodes du signal SYSCLK en supprimant ( traduisant à un niveau bas) le signal I/O CH RDY (le cycle dit étendu). Ceci est effectué en réponse à la réception du signal -IOR ou -IOW. Le signal I/O CH RDY peut être maintenu bas pendant 15,6 µs maximum, sinon le processeur entre en mode de traitement d'interruption non masquable. Notez que certains fabricants d'ordinateurs personnels indiquent dans la documentation d'accompagnement d'autres valeurs admissibles de cet intervalle de temps (par exemple, 2,5 μs), vous ne devez donc pas vous fier à la valeur maximale spécifiée dans la norme, sinon il n'y a aucune garantie que le le système de contrôle fonctionnera sur tous les ordinateurs.

Figure 1.5 - Chronogrammes des cycles de lecture et d'écriture (T - période du signal SYSCLK ; tous les intervalles de temps en nanosecondes)

Lors de la conception des ondes, outre l'échange de protocoles sur le bus système, il est également nécessaire de prendre en compte les caractéristiques électriques des signaux. La norme de bus ISA définit les exigences de courant d'entrée et de sortie pour les récepteurs et les sources de signaux de chaque carte d'extension. Le non-respect de ces exigences peut perturber le fonctionnement de l'ensemble de l'ordinateur et même provoquer une panne.

Les étages de sortie des émetteurs de signaux aéroportés du système doivent produire un courant de faible niveau d'au moins 24 mA (cela s'applique à tous les types d'étages de sortie) et un courant de haut niveau d'au moins 3 mA (pour les sorties à trois états et TTL). ).

Les étages d'entrée du récepteur du système ne doivent pas consommer plus de 0,8 mA de courant d'entrée de bas niveau et pas plus de 0,04 mA de courant d'entrée de haut niveau.

Des résistances de charge sont connectées à certaines lignes de la ligne principale, allant au bus d'alimentation +5 V. Des résistances de 4,7 kOhm sont connectées aux lignes -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW, -I/. O CH SK, aux lignes -I/O CS 16, -MEM CS 16, -REFRESH, -MASTER, -OWS - 300 Ohm, et à la ligne I/O CH RDY - 1 kOhm. De plus, des résistances série sont connectées à certaines lignes du réseau : des résistances de 22 ohms sont connectées aux lignes -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW et OSC, et des résistances de 27 ohms sont connectées aux lignes -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW et OSC. Ligne SYSCLK.

Tableau 1.1 - Description des signaux du bus ISA

Désignation	But	Direction	source
	Signaux d'adresse
LA.<23...17>	Signaux d'adresse
	Haute résolution en octets sur les lignes SD<15...8>
	Strobe pour écrire des adresses sur les lignes LA
	Résolution d'adresse. Informe les appareils que des boucles DMA s'exécutent sur le bus
	Bus de données
	Lire la mémoire (lire la mémoire dans le premier mégaoctet de l'espace d'adressage)
	Écrire en mémoire (écrire en mémoire dans le premier mégaoctet de l'espace d'adressage)
	Lecture UVV
	Enregistrement en UVV
	Sélection du cycle de mémoire, indique que la mémoire est de 16 bits
	La sélection d'un cycle pour l'onde aérienne indique que l'onde aérienne est de 16 bits
	Disponibilité du canal d'E/S. Conçu pour prolonger les cycles d’accès
	0 cycle d'attente
	Régénération de la mémoire
	Menant. Conçu pour capturer le bus avec une carte externe
	Vérification du canal E/S. Message d'erreur fatale
	Réinitialisation des appareils
	Fréquence du système
	Fréquence égale à 14,3818 MHz
IRQ<15,14,12, 11,10,9,7...3>	Demande d'interruption
DRQ<7...5,3...0>	Demande de PAR
DASK<7...5, 3...0>	Confirmation du PAR
	Fin du décompte DAP

Note:

Les notations suivantes sont utilisées dans le tableau :

le signe « - » (moins) avant la désignation du signal signifie que le niveau actif de ce signal est le zéro logique ;

I - le signal est entré pour les cartes externes ;

O - le signal est émis pour les cartes externes ;

E/S – le signal est à la fois entrée et sortie pour les cartes externes ;

TROIS - sortie d'un microcircuit avec trois états de sortie autorisés ;

TTL - sortie de la puce logique transistor-transistor ;

OK - sortie à collecteur ouvert.

Tableau 1.2 - Affectations des broches du bus ISA

Code PIN	Face A	Face B	Côté C	Côté D

Tableau 1.3 - Caractéristiques électriques des sources de signaux du bus ISA

Remarques:

tous les courants dans le tableau sont indiqués en milliampères. Le signe « - » devant la valeur actuelle signifie que le courant circule de la carte externe vers l'emplacement du bus ;

une ligne avec une sortie à collecteur ouvert peut être connectée à l'entrée TTL ;

le long d'une ligne avec une sortie à collecteur ouvert, le courant Ioh (courant de fuite) ne doit pas dépasser 0,4 milliampères pour chaque emplacement.

Tableau 1.4 - Consommation maximale de courant par la carte bus ISA externe

Tension

Remarques:

La carte externe utilise uniquement le slot 8 bits ;

La carte externe utilise un emplacement 16 bits ;

Le tableau vous indique quels courants sont autorisés à traverser le connecteur de la carte externe.

Pneu EST UN (je industriel S tandart UN rhitecture) est le bus standard de facto pour les ordinateurs personnels tels que IBM PC/AT et compatibles. Pneu EISA, avec lequel de nombreuses entreprises produisaient des ordinateurs personnels, a cédé la place au bus PCI et est désormais rarement utilisé. Les principales différences entre le bus ISA de l'ordinateur personnel IBM PC/AT et son prédécesseur, le bus IBM PC/XT, sont les suivantes :

Le bus AT des ordinateurs permet d'utiliser à la fois des périphériques d'E/S 16 bits et de la mémoire 16 bits sur des cartes externes ;

un cycle d'accès mémoire de 16 bits sur une carte externe peut être exécuté sans insérer d'horloges d'attente ;

la quantité de mémoire directement adressable sur les cartes externes peut atteindre 16 Mo ;

une carte externe peut devenir maître (maître) sur le bus et accéder indépendamment à toutes les ressources aussi bien sur le bus que sur la carte mère.

Carte externe- interagit avec d'autres appareils via un connecteur sur le bus ISA. Peut devenir un maître de bus pour accéder à la mémoire ou aux périphériques d'E/S.

Croix de la carte mère- partie de la carte mère qui relie les connecteurs du bus EST UN pour connecter des cartes externes avec d'autres ressources sur la carte mère.

Contrôleur d'interruption- cet appareil est connecté aux lignes de demande d'interruption sur le bus. Les interruptions nécessitent une maintenance supplémentaire du processeur.

Périphériques d'E/S- Certains ou tous les périphériques d'E/S (tels que les ports parallèles ou série) peuvent être situés à la fois sur la carte mère et sur des cartes externes.

Échangeur d'octets de données- Cet appareil vous permet d'échanger des données entre des appareils 16 bits et 8 bits.

L'architecture de l'ordinateur personnel IBM PC/AT du point de vue de l'utilisation du bus ISA est représentée sur la figure.

Fonctionnalités pour les cartes externes. Si le CPU est maître sur le bus, alors les cartes externes ne peuvent fonctionner qu'en mode mémoire ou E/S.

CARACTÉRISTIQUES DES CARTES EXTERNES

Les emplacements externes peuvent être soit des mémoires à accès direct, soit des périphériques d'E/S lorsqu'ils s'interfacent avec le contrôleur DMA.

Ce chapitre traite des caractéristiques du bus qui sont indépendantes du type de périphérique occupant le bus.

CARACTÉRISTIQUES DES CARTES EXTERNES

CARACTÉRISTIQUES DES CARTES EXTERNES

CARACTÉRISTIQUES DES CARTES EXTERNES

Tableau 3.1.

Maître de bus	Ressource en cours d'accès	Terminer le cycle
Taille des données	Taille des données	Taille des données	Itinéraire lecture écriture

Tableau 3.2.

Périphérique d'E/S	Contrôleur DMA			Terminer le cycle
Taille des données		Taille des données	-MEM CS16		Taille des données	lire écrire




						Interdit

Le groupe de signaux d'adresse comprend les adresses générées par le maître actuel sur le bus. Il existe deux types de signaux d'adresse sur le bus ISA, S.A.<19...0> Et LA.<23...17> .

S.A.<19...0>

CARACTÉRISTIQUES DES CARTES EXTERNES

LA.<23...17>

CARACTÉRISTIQUES DES CARTES EXTERNES

Signal -SBHE n'est pas généré par le contrôleur de régénération lorsqu'il s'empare du bus, car il n'y a pas de réarrangement d'octets et il n'y a pas de véritable lecture de données.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si une carte externe devient maître sur le bus, elle doit alors produire un signal -SBHE tout comme le processeur central.

Si une carte externe, qui est maître sur le bus, génère un signal -RAFRAÎCHIR, puis sa sortie de signal -SBHE doit être transféré vers l’État tiers.

BALLE

CARACTÉRISTIQUES DES CARTES EXTERNES

AEN

Ce signal est désactivé si le maître sur le bus est un processeur central ou un contrôleur de régénération.

CARACTÉRISTIQUES DES CARTES EXTERNES

Dakota du Sud<7...0> Et Dakota du Sud<15...8>

CARACTÉRISTIQUES DES CARTES EXTERNES

Les signaux de commande déterminent le type de périphérique (mémoire ou ondes radio) et le sens du transfert (écriture ou lecture).

Les signaux prêts contrôlent la durée du cycle d'accès, en le raccourcissant ou, au contraire, en l'allongeant.

-MEMR Et -SMEMR

CARACTÉRISTIQUES DES CARTES EXTERNES

-MEMW Et -SMEMW

CARACTÉRISTIQUES DES CARTES EXTERNES

-I/OU

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe autorise le signal -RAFRAÎCHIR, alors il doit commuter sa sortie en fonction du signal -I/OU au troisième état.

-I/OW

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe autorise le signal -RAFRAÎCHIR, alors il doit commuter sa sortie en fonction du signal -OIEV au troisième état.

-MEM CS16

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe est une mémoire de 16 bits, elle doit alors en informer le maître sur le bus en activant le signal -MEM CS16.

-E/S CS16

REMARQUE : Le contrôleur DMA et le contrôleur de régénération ignorent le signal -E/S CS16 lors de l'exécution de cycles de régénération DAP et mémoire.

CARACTÉRISTIQUES DES CARTES EXTERNES

Si la carte externe est un périphérique aéroporté 16 bits, elle doit alors en informer le maître sur le bus en activant le signal -E/S CS16.

E/S CH RDY

CARACTÉRISTIQUES DES CARTES EXTERNES

-0WS

CARACTÉRISTIQUES DES CARTES EXTERNES

-RAFRAÎCHIR

CARACTÉRISTIQUES DES CARTES EXTERNES

Le groupe de signaux de commande centraux se compose de signaux de différentes fréquences, signaux de commande et erreurs.

Signal -MAÎTRE(Maître) doit être généré uniquement par la carte externe qui souhaite devenir maître sur le bus.

CARACTÉRISTIQUES DES CARTES EXTERNES

-E/S CH CK

Ce signal est généralement connecté à l'entrée d'interruption non masquable du processeur et sa génération provoque l'arrêt du fonctionnement normal de l'ordinateur.

CARACTÉRISTIQUES DES CARTES EXTERNES

RÉINITIALISER LE DRV

CARACTÉRISTIQUES DES CARTES EXTERNES

Les cartes externes doivent commuter leurs sorties sur le troisième état pendant toute la durée de génération de ce signal.

SYSCLK

CARACTÉRISTIQUES DES CARTES EXTERNES

O.S.C.

Le groupe de signaux d'interruption est utilisé pour demander une interruption au CPU.

IRQ<15,14,12,11,10> IRQ<9,7...3>

CARACTÉRISTIQUES DES CARTES EXTERNES

Ces signaux prennent en charge les cycles de transfert de données lors d'un accès direct à la mémoire.

REMARQUE : canaux DMA<3...0>ne prend en charge que les transferts de données 8 bits. Canaux DDP<7...5>prend en charge les transferts de données 16 bits uniquement.

DRQ<7...5,0> DRQ<3,2,1>

CARACTÉRISTIQUES DES CARTES EXTERNES

-DACK<7...5,0> -DACK<3,2,1>

Conditions générales

La consommation de courant maximale autorisée pour la carte externe pour chaque tension d'alimentation est indiquée dans le tableau. 4.1.

Tableau 4.1. Consommation maximale de courant par carte externe

Tension

Il existe trois types de cycles Accès à la ressource:

un cycle avec 0 cycle d'attente - ce cycle est le plus court de tous possible ;

cycle normal - lors de l'exécution d'un tel cycle, la ressource d'accès n'interdit pas le signal prêt E/S CH RDY- désormais un cycle de ce type sera simplement appelé normal ;

CARACTÉRISTIQUES DES CARTES EXTERNES

CARACTÉRISTIQUES DES CARTES EXTERNES

La carte externe qui a repris le bus effectue un cycle d'accès avec 0 cycle d'attente tout comme le processeur central.

Une boucle normale peut être exécutée par le CPU ou une carte externe (si elle possède le bus) lors de l'accès à un périphérique ou à une mémoire 8 ou 16 bits. Après avoir émis des signaux d'adresse sur le bus, le maître active les signaux de commande -MEMR, -MEMW, -I/OU ou -I/OW. En réponse, la ressource doit résoudre le signal E/S CH RDY au moment opportun, sinon le cycle se terminera de manière prolongée. Autorisation E/S CH RDY oblige le maître à terminer le cycle dans un laps de temps déterminé (cette période est un multiple de la période SYSCLK, mais n'est pas synchronisé avec lui). La durée d'un cycle normal est déterminée par le temps de résolution du signal -MEMR, -MEMW, -I/OU ou -I/OW qui, à son tour, dépend de la taille des données et de l'adresse de la ressource d'accès.

Une boucle étendue peut être exécutée par le CPU ou une carte externe (si elle possède le bus) lors de l'accès à un périphérique ou à une mémoire 8 ou 16 bits. Le maître du bus exécute une boucle étendue si la ressource à laquelle on accède n'active pas le signal au moment approprié après l'activation du signal de commande. E/S CH RDY. Le maître continue d'activer le signal de commande jusqu'à ce que la ressource autorise le signal E/S CH RDY. La durée du cycle prolongé est également un multiple SYSCLK

Destinataire

destinataire