ISA magistralės kontaktai. ISA sistemos magistralė ISA magistralės kontaktai
3 įvadas
1 Kursinio darbo temos analizė 4
1.1 Esamų įrenginių ir jų dizaino ypatybių analizė 4
1.2 ISA 9 sistemos magistralė
1.2.1 Sistemos magistralės charakteristikos 9
1.2.2 Sistemos magistralės modulių konstrukcijos ypatybės 19
1.3 22 modulio projektavimo etapai
1.4 1 skyriaus išvados 22
2 Modulio diagramos kūrimas 23
2.1 Bendra informacija 23
2.2 24 modulio apibendrintos schemos kūrimas
2.3 VLSI parinkimas ir jo struktūros aprašymas 25
VLSI KR580VI53 darbo režimų aprašymas 27
2.4 I/O prievadų adresų erdvės pasirinkimas 28
2.5 Modulio sąsajos elementų kūrimas 29
2.6 Elemento pagrindo parinkimas ir grandinės schemos kūrimas 30
2.7 2 skyriaus išvados 30
3 Programinės įrangos modulių kūrimas 31
3.1 Programinės įrangos inicijavimo modulio kūrimas 31
3.2 3 skyriaus išvados 32
33 išvada
A priedas
(nuoroda) 34
Bibliografija 34
B priedas
(Būtina) 35
B priedas
(Būtina) 36
Valstybinė aukštoji mokykla
profesinį išsilavinimą
VYATSK VALSTYBINIS UNIVERSITETAS
AUTOMATIKOS IR KOMPIUTERIJOS INŽINERIJOS FAKULTETAS
AUTOMATIKOS IR TELEMECHANIKOS SKYRIUS
KURSINIO PROJEKTO UŽDUOTIS
disciplinoje „Kompiuterių architektūra“
TEMA: Sisteminės magistralės techninės ir programinės įrangos modulių kūrimasYra
Studentas grupės (šifras)
Pradiniai projekto duomenys: Variantas Nr. 15
●Atlikti teminę apžvalgą remiantis moksline ir technine literatūra.
●Sukurkite VLSI pagrindu sukurtą techninės įrangos modulį ISA sistemos magistralei.Programuojamas skaitmeninių signalų generatorius
●Sukurti programinės įrangos procedūras, skirtas aparatinės įrangos modulio inicijavimui, valdymui ir valdymui.
Paaiškinimas:
Įvadas
1 Kursinio darbo temos analizė Klaida: kryžminės nuorodos šaltinis nerastas
1.1 Esamų įrenginių ir jų konstrukcijos ypatybių analizė Klaida: kryžminės nuorodos šaltinis nerastas
1.2 Sistemos magistralėYRA 8
1.2.1 Sistemos magistralės charakteristikos Klaida: kryžminės nuorodos šaltinis nerastas
1.2.2 Sistemos magistralės modulių projektavimo ypatybės Klaida: kryžminės nuorodos šaltinis nerastas
1.3 Modulio projektavimo etapai Klaida: kryžminės nuorodos šaltinis nerastas
1.4 1 skyriaus išvados Klaida: kryžminės nuorodos šaltinis nerastas
2 Modulio diagramos kūrimas Klaida: kryžminės nuorodos šaltinis nerastas
2.1 Bendra informacija Klaida: kryžminės nuorodos šaltinis nerastas
2.2 Apibendrintos modulio diagramos kūrimas Klaida: kryžminės nuorodos šaltinis nerastas
2.3 VLSI parinkimas ir jo struktūros aprašymas Klaida: kryžminės nuorodos šaltinis nerastas
2.4 I/O prievadų adresų erdvės pasirinkimas Klaida: kryžminės nuorodos šaltinis nerastas
2.5 Modulio sąsajos elementų kūrimas 27
2.6 Elementų pagrindo parinkimas ir schemos sukūrimas 28
2.7 2 skyriaus išvados 28
3 Programinės įrangos modulių kūrimas 29
3.1 Programinės įrangos inicijavimo modulio kūrimas 29
3.2 3 skyriaus išvados 30
Išvada Klaida: kryžminės nuorodos šaltinis nerastas
A priedas (nuoroda) Bibliografija 32
B priedas (privalomas) Santrumpų sąrašas Klaida: kryžminės nuorodos šaltinis nerastas
B priedas (būtinas) Inicijuoti programinės įrangos modulio sąrašas Klaida: kryžminės nuorodos šaltinis nerastas
Kurso darbo grafikas:
1 teorinė dalis nuo 25% iki _______ 3 programos dalis nuo 25% iki _______
2 Skaičiavimo dalis nuo 25% iki _______ 4 Grafinė dalis nuo 25% iki _______
Darbo vadovas _____________/_________________________/ 2010-02-17
(parašas) (Mokytojo vardas ir pavardė)
Užduotį priėmė iki _____________/_________________________/ 2010-02-17
(parašas) (visas studento vardas)
Įvadas
Pastaruoju metu plačiai paplito diskrečios valdymo sistemos ir diskrečios informacijos perdavimo sistemos. Tokių sistemų veikimas yra pagrįstas diskrečiuoju (skaitmeniniu) informacijos apdorojimu ir diskretiniais (skaitmeniniais) signalais, kurie aprašomi etaloninių reikšmių sekomis atskirame taškų rinkinyje.
Skaitmeniniai signalai turi daug privalumų, palyginti su analoginiais signalais. Skirtingai nuo analoginių signalų, skaitmeniniai signalai perduodami ne bangomis, o dvejetainiu arba bitų pavidalu. Įtampos buvimas nurodomas kaip vienas, o nebuvimas - kaip nulis. Ši skaitmeninio formato savybė, kurioje pateikiamos tik dvi būsenos – yra signalas ir nėra signalo – leidžia priimti ir atkurti nepriekaištingo grynumo garsus. Naudojant skaitmeninius signalus, tai galima padaryti labai patikimai. Daug sunkiau tiksliai atkurti bangą, kuri gali būti įvairių formų, o ne bitą, kuris gali turėti tik dvi reikšmes - įjungtą ir išjungtą.
Tiek analoginiai, tiek skaitmeniniai signalai perdavimo metu yra nestabilūs. Didėjant sklidimo diapazonui, abu signalai susilpnėja, susilpnėja ir yra veikiami trukdžių. Tačiau skaitmeninius signalus galima pataisyti ir atkurti geriau nei analoginius. Kai skaitmeninis signalas, veikiamas trikdžių, pradeda blėsti, ryšio linijos įrenginys, skirtas jį sustiprinti, „žinodamas“, kad kiekvienas informacijos bitas yra vienas arba nulis, atkuria signalą be iškraipymų. Trikdžiai pašalinami, o ne regeneruojami ir sustiprinami, kaip tai daroma analoginio signalo atveju.
Be garso signalų grynumo, skaitmeniniai signalai leidžia siųsti duomenis su mažiau klaidų. Analoginėse linijose, kur triukšmo signalas taip pat sustiprinamas, priimantys įrenginiai gali interpretuoti šį signalą kaip informacijos dalį. Tie, kurie naudoja modemus keistis duomenimis, dažnai gauna sugadintą informaciją. Skaitmeniniuose ryšiuose trikdantis signalas yra atmetamas, todėl duomenų perdavimo iškraipymai ir klaidos pastebimos rečiau.
Šis kurso projektas yra skirtas vieno iš šių modulių – programuojamo skaitmeninio signalo generatoriaus, tai yra stačiakampio impulsų generatoriaus, sukūrimui. Reikalingas maksimalus išėjimo dažnis pagal specifikaciją yra 2 MHz, išėjimų skaičius yra 1.
Projektavimo procesas yra padalintas į kelis etapus. 1 skyriuje analizuojama kursinio darbo tema, nagrinėjami esami projektuojamo modulio analogai ir jų konstrukcijos ypatumai, pateikiamos ISA magistralės charakteristikos. 2 skyriuje aptariamos modulio konstrukcijos ypatybės, VLSI pasirinkimas, adresų erdvė ir parengiama grandinės schema. 3 skyriuje aprašomas įrenginio inicijavimo programinės įrangos modulio kūrimas.
1 Kursinio darbo temos analizė
1.1 Esamų įrenginių ir jų konstrukcijos ypatybių analizė
Skaitmeninis signalas yra signalas, kuris gali turėti tik vieną iš dviejų nurodytų būsenų. Daugumoje grandinių pripažįstama, kad nuo 2,4 V iki 5 V įtampos atsiradimas elektros grandinės išėjime atitinka vieno signalo atsiradimą (aukštas skaitmeninio signalo lygis), jei įtampa neviršija 0,5 V, tada signalas yra lygus 0 (žemas skaitmeninio signalo lygis).
Būtina sukurti programuojamą skaitmeninio signalo generatorių su 1 išėjimu, tai yra, iš tikrųjų, kvadratinį impulsų generatorių.
Didžiausias išvesties signalo dažnis yra 2 MHz. Programuojamumu turime omenyje galimybę nustatyti signalo parametrus. Stačiakampio impulso formą visiškai lemia du parametrai: dažnis ir darbo ciklas. Grafiškai aukščiau pateiktos reikšmės pateiktos pav. 1.1.
Ryžiai. 1.1 – Skaitmeninis signalas, jo charakteristikos
Tokį generatorių galima naudoti:
Valdymo ir matavimo sistemoje, pagrįstoje asmeniniu kompiuteriu.
Laikrodžio signalams generuoti.
Kaip pramoninių įrenginių, kuriems reikia generuoti įvairius signalus, dalis.
Skirta naudoti kaip automatizuotų kompleksų, skirtų klausymosi įrenginių paieškai (RS/N ir RS/N232 generatoriai), dalis.
RV131.03 generatorius skirtas generuoti vienodos programuojamos trukmės laiko intervalą ir impulsų seriją, taip pat generuoti loginius signalus, žyminčius nustatytos laiko intervalo trukmės pradžią ir pabaigą bei konvertuoti tiriamus procesus į skaitmeninius. forma.
Skaitmeninės televizijos bandomųjų signalų G-420, TG 2000, DTG-35, G-230, G6-35 generavimas.
Generatorius gali būti sukurtas kaip modulis, turintis buferinę RAM, kur rašomi generuojamo signalo pavyzdiniai kodai, konkrečiai nurodant jo dažnį ir darbo ciklą. Tada paleidžiamas generatorius. Taip pat yra generatorių su dviem paleidimo režimais:
vienkartinis paleidimo režimas (generavimas sustoja po vieno signalo periodo);
automatinis paleidimo režimas (nepertraukiamas generavimas, kol užprogramuota sustoti.
Apsvarstykime, kokie signalai ir duomenys turėtų patekti į sistemos įvestį. Įvestis gauna dažnio kodą, darbo ciklo kodą, taip pat du valdymo bitus: generavimo leidimą / blokavimą ir vienkartinį / automatinį paleidimą. Be paties skaitmeninio signalo, modulis taip pat turi generuoti signalą „generacija vyksta“, kuris reikalingas valdymui ir rodymui.
Dažniui nustatyti naudojami du būdai:
1. Buferinės RAM adresai surašomi įprastiniu dvejetainiu skaitikliu, o norint pakeisti išėjimo signalo dažnį, keičiamas dažnis, kuriuo šie adresai suskaičiuojami. Tokiu atveju visada apklausiami visi RAM adresai, t.y. imčių skaičius per išėjimo signalo periodą nekinta keičiantis dažniui, vadinasi, nesikeičia signalo formos atkūrimo tikslumas. Šio metodo trūkumai yra tai, kad grandinė gerai veikia esant žemiems išėjimo signalo dažniams, o trikdžių signalo, atsirandančio dėl išėjimo signalo lygių kvantavimo, dažnis yra tiesiogiai proporcingas išėjimo signalo dažniui, kuris filtruoja tokius trukdžius sudėtingas ir reikalauja specialių derinamų filtrų.
2. Buferinės RAM adresams surašyti naudojamas ne skaitiklis, o kaupiamasis sumatorius (1.2 pav., 1.3 pav.), susidedantis iš dvejetainio sumatoriaus ir registro, apimančio grįžtamąjį ryšį. Tokiu atveju su kiekvienu sekančiu laikrodžio generatoriaus impulsu įėjimo valdymo kodas pridedamas prie registro išvesties kodo ir gauta suma vėl įrašoma į registrą. Dėl to kiekviename laikrodžio cikle RAM adreso prieaugį lems kaupiančiojo sumatoriaus įvesties valdymo kodas, kurį pakeitę galime keisti visų RAM adresų praėjimo greitį, taigi ir signalo dažnį. Šio metodo trūkumas yra tas, kad signalo forma skirtingais dažniais atkuriama skirtingu tikslumu. Šio metodo pranašumas yra tas, kad trukdžių signalo dažnis bus pastovus ir tokius trukdžius lengviau išfiltruoti.
Ryžiai. 1.2 – RAM adresų surašymas naudojant kaupiamąjį sumatorių
Yra daug iš esmės skirtingų būdų, kaip sukurti įvairius impulsų generatorius. Panagrinėkime tokių įrenginių konstrukciją, pagrįstą elementariais loginiais elementais.
1) 1.4 paveiksle pateiktas generatorius (naudojant 2I-NOT elementus su atviru kolektorius) gamina įvairiausių dažnių impulsus – nuo kelių hercų iki kelių kilohercų. Dažnio f (kHz) priklausomybė nuo talpos
kondensatorius C1 (pF) išreiškiamas apytiksle formule 
. Impulsinės įtampos darbo ciklas beveik lygus 2. Maitinimo įtampai sumažėjus 0,5 V, generuojamų impulsų dažnis sumažėja 20%.
Ryžiai. 1.4 – K155LA8 lusto impulsų generatorius
2) Platų generuojamų impulsų dažnio pokytį (apie 50 tūkst. kartų) užtikrina žemiau esantis įrenginys (1.5 pav.). Minimalus impulsų dažnis čia yra apie 25 Hz. Impulsų trukmę reguliuoja rezistorius R 1. Pasikartojimo dažnį galima nustatyti pagal formulę:
Ryžiai. 1.5 - Impulsų generatorius su reguliuojama trukme
3) Impulsų trukmę galima reguliuoti kintamu rezistoriumi R 2 (darbo ciklas svyruoja nuo 1,5 iki 3), o dažnį - rezistoriumi R 1 (žr. 1.6 pav.). Pavyzdžiui, generatoriuje, kurio C 1 = 0,1 μF, atmetus rezistorių R 2 tik rezistorių R 1, generuojamų impulsų dažnį galima keisti nuo 8 iki 125 kHz. Norint gauti skirtingą dažnių diapazoną, reikia pakeisti kondensatoriaus C 1 talpą.
Ryžiai. 1.6 – Impulsų generatorius su reguliuojama trukme
4) Diegiant skaitmeninius įrenginius įvairiems tikslams, dažnai reikia generuoti trumpus impulsus išilgai įvesties signalo kraštų. Visų pirma, tokie impulsai naudojami skaitiklių atstatymui kaip sinchronizavimo impulsai, kai įrašoma informacija į registrus ir pan. Kai įtampa Uin keičiasi iš žemos į aukštą, šis kritimas nedelsiant tiekiamas į elemento DD1.4 įėjimą 13. Tuo pačiu
laiko elemento DD1.4 įėjime 12, signalo sklidimo per elementus DD1.1-DD1.3 metu palaikoma aukšto lygio įtampa (apie 75 ns). Dėl to per šį laiką įrenginio išėjimo įtampa išlieka žema. Tada 12 įėjime nustatoma žema įtampa, o įrenginio išėjime - aukšta. Taigi susidaro trumpas neigiamas impulsas, kurio priekis sutampa su įėjimo įtampos priekiu. Norint naudoti tokį įrenginį neigiamam impulsui generuoti įvesties signalo nutraukimo metu, jis turi būti papildytas kitu keitikliu. Tokio įrenginio veikimo schema ir laiko diagramos pateiktos pav. 1.7.
Ryžiai. 1.7 – Trumpo neigiamo impulso generatoriaus grandinės ir laiko diagramos, pagrįstos teigiamu / neigiamu įtampos kritimu jo įėjime
1.8 paveiksle parodyta impulsų formuotojo veikimo išilgai įvesties signalo priekinio krašto ir krentančio krašto grandinės ir laiko diagramos.
Ryžiai. 1.8 Impulsų formuotojas ant įvesties signalo krašto ir kritimo
5) Tam tikro dažnio ir darbo ciklo skaitmeninio signalo generavimo problemą galima išspręsti ir naudojant pavienius vibratorius (1.9 pav.). K155 serijoje taip pat yra K155AG3 mikroschema. Jo veikimo laiko diagramos pateiktos fig. 1.10. Viename korpuse yra du monovibratoriai. Išorinių laiko nustatymo elementų prijungimo parinktys ir monovibratoriaus laiko schema parodyta paveikslėliuose. Monostabilus taip pat suveikia arba neigiamas įvesties signalo sumažėjimas įėjime A, kai aukštas lygis įėjimuose B ir R, arba teigiamas įtampos kritimas įėjime B, kai žemas lygis įėjime A ir aukštas įėjime R. Impulso trukmę t ir 1 lemia laiko grandinės laiko konstanta, tačiau ją galima sumažinti pridedant žemo lygio įtampą į įvestį t ir 2. Ryžiai. 1.10 – K155AG3 grandinės veikimo laiko schema 6) Skaitmeniniai signalų generatoriai taip pat gali būti sukurti naudojant specializuotą LSI. Tačiau daugumą tokio pobūdžio problemų galima išspręsti naudojant standartinius elementus nenaudojant mikrovaldiklio. Sistemos magistralės savybėsYRA ISA (iš anglų pramonės standartinės architektūros, ISA magistralė, tariama ay-say) yra 8 arba 16 bitų įvesties/išvesties magistralė, skirta su IBM PC suderinamiems kompiuteriams. Naudojamas ISA standarto išplėtimo kortelių prijungimui. Struktūriškai jis pagamintas iš 62 arba 98 kontaktų pagrindinės plokštės jungties. Atsiradus ATX pagrindinėms plokštėms, ISA magistralė nustojo plačiai naudojama kompiuteriuose, nors yra ATX plokščių su AGP 4x, 6 PCI ir vienu (arba dviem) ISA prievadais. Tačiau kol kas jį vis dar galima rasti senuose AT kompiuteriuose, taip pat pramoniniuose kompiuteriuose. ISA buvo panaudota pirmajame IBM asmeniniame kompiuteryje 1981 m., o patobulintoje 16 bitų versijoje IBM PC/AT kompiuteriuose 1984 m. Šiuo metu ISA magistralė užleido vietą PCI magistralei ir jos grafiniam plėtiniui AGP. Be to, AGP jau keičiama gana perspektyvia PCI-Express magistrale. Tačiau pramoniniuose ir įterptiniuose didelio našumo kompiuteriuose ši „senovinė“ ISA magistralė (kartu su EISA) yra pagrindinė. To priežastys yra šios: didelis patikimumas, plačios galimybės, suderinamumas; Ši magistralė yra greitesnė nei dauguma prie jos prijungtų išorinių įrenginių. didžiausias sistemų skaičius dėl mažos kainos; didžiulė programų įvairovė; perdavimo greitis iki 2 Mbit/s; geras atsparumas triukšmui; daug suderinamos įrangos ir programinės įrangos (jos dėka skirtingų gamintojų komponentai yra keičiami). Yra dvi ISA magistralės versijos, kurios skiriasi duomenų bitų skaičiumi: 8 bitų versija (senoji) ir 16 bitų (nauja). Senoji versija veikė 4,77 MHz laikrodžio dažniu PC ir XT klasės kompiuteriuose. Naujoji versija buvo naudojama AT klasės kompiuteriuose 6 ir 8 MHz taktiniu dažniu. Vėliau buvo susitarta dėl standartinio didžiausio 8,33 MHz taktinio dažnio abiem autobusų versijoms, užtikrinant jų suderinamumą. Kai kurios sistemos leidžia naudoti magistrales dirbant aukštais dažniais, tačiau ne visos adapterių kortelės gali atlaikyti tokį greitį. Duomenims perduoti magistralėje reikia nuo 2 iki 8 laikrodžio ciklų. Galite nustatyti didžiausią duomenų perdavimo spartą ISA magistrale (ji yra 8 MB/s): 8 bitų magistralės pralaidumas yra 2 kartus mažesnis (4 MB/s). Šios pralaidumo vertės yra teorinės. Praktiškai pasirodo, kad jis yra maždaug 2 kartus mažesnis nei teorinis, tačiau tai netrukdo ISA magistralei veikti greičiau nei daugumai prie jos prijungtų periferinių įrenginių. Išskirtinės padangos savybės
YRA
:
1. Būdingas skirtumas tarp ISA yra tas, kad laikrodžio signalas nesutampa su procesoriaus laikrodžio signalu, todėl keitimo kursas per jį yra neproporcingas procesoriaus laikrodžio dažniui. 2. ISA magistralė reiškia demultipleksuotas (t. y. turinčias atskiras adresų ir duomenų magistrales) 16 bitų vidutinės spartos sistemos magistrales. Keitimasis atliekamas 8 arba 16 bitų duomenimis. 3. Užmiestyje organizuojama atskira prieiga prie kompiuterio atminties ir įvesties/išvesties įrenginių (tam yra specialūs signalai). 4. Didžiausias adresuojamos atminties kiekis yra 17 MB (24 adreso eilutės). 5. Didžiausia I/O įrenginių adresų erdvė yra 64 KB (16 adresų eilučių), nors beveik visos turimos išplėtimo kortelės naudoja tik 10 adresų eilučių (1 KB). 6. Stuburas palaiko dinaminį atminties regeneravimą, radialinius pertraukimus ir tiesioginę prieigą prie atminties. 7. Leidžiama fiksuoti greitkelį išoriniais įrenginiais. 8. Teigiama logika adresų ir duomenų magistralėse, t.y. Vienas atitinka aukštos įtampos lygį, o nulis – žemos įtampos lygį. 4 maitinimo įtampos: +5V, -5V, +12V ir -12V. 9. Galimų atminties adresų diapazoną riboja UMA regionas (Unified Memory Architecture – vieninga atminties architektūra. I/O adresų diapazoną aukščiau riboja iššifravimui naudojamų adreso bitų skaičius, apatinę ribą riboja adresų sritis 0-FFh, skirta sisteminės plokštės įrenginiams. Kompiuteryje buvo priimtas 10 bitų įvesties/išvesties adresas, kurio adresų eilutės A buvo ignoruojamos sritis 100h-3FFh, tai yra, iš viso 758 8 bitų registrų adresai. naudojant jį, visada reikia atsižvelgti į tai, kad magistralėje gali būti senų 10 bitų adapterių, kurie „atsakys“ į adresą atitinkamais A bitais visoje galiojančioje keturių kartų srityje ISA-8 magistralės abonentai gali turėti iki 6 IRQ (Interrupt Request) linijų, ISA-16 jų skaičius siekia 11. Magistralės abonentai gali naudoti iki trijų 8 bitų DMA kanalų, o 16 bitų magistralėje. bus prieinami dar trys 16 bitų kanalai. Dažniausia magistralės konstrukcija – kompiuterio pagrindinėje plokštėje sumontuotos jungtys (lizdai), kurių visi to paties pavadinimo kontaktai yra sujungti vienas su kitu, t.y. Visos jungtys yra visiškai vienodos. Ypatinga pagrindo konstrukcijos ypatybė yra ta, kad prie jo jungčių prijungtos išplėtimo plokštės (dukterinės plokštės) gali būti įvairių dydžių (plokštės ilgį iš apačios riboja jungties dydis, o iš viršaus – jungties ilgis). kompiuterio dėžė). 8 bitų magistralėYRA Ši magistralė buvo naudojama pirmajame IBM asmeniniame kompiuteryje ji praktiškai nenaudojama naujose sistemose. Į jungtį įkišama adapterio plokštė su 62 paauksuotais atspausdintais kontaktais. Jungčiai skirtos 8 duomenų linijos ir 20 adresų eilučių, kurios leidžia adresuoti iki 1 MB atminties. 8 bitų ISA magistralės adapterio plokštės matmenys: aukštis – 4,2 colio (106,68 mm), ilgis – 13,13 colio (333,3 mm), storis – 0,5 colio (12,7 mm). 8 bitų ISA magistralės kontaktų priskyrimas ir jungtis parodyta Fig. 1.11. Ryžiai. 1.11 – 8 bitų ISA magistralės kontaktų priskyrimas ir jungtis Plokštės pasirinkimo signalas – CARD SLCTD turi būti tiekiamas į B8 kaištį. Faktas yra tas, kad XT klasės kompiuteriuose ir PC klasės nešiojamuosiuose kompiuteriuose ne visas plokštes buvo galima įdėti į 8 lizdą (arčiausiai maitinimo šaltinio). Pavyzdžiui, ten gali būti įdėta klaviatūra / laikmačio plokštė iš 3270 kompiuterio. Šios plokštės turi skirtingus sinchronizavimo reikalavimus šiam lizdui, kurį užtikrina specialus laikrodžio signalas. 16 bitų magistralėYRA Atsirado PC/AT kompiuteriuose su dvigubomis išplėtimo jungtimis. 8 bitų kortelę galima įdėti į pagrindinę 16 bitų jungties dalį. Yra 2 funkcijos, dėl kurių neįmanoma įkišti plokštės į jungtį atvirkščiai: raktas - adapterio plokštės išpjova, kuri sumontavus sutampa arba nesutampa su jungties iškyša. skirtingi dviejų magistralės jungties dalių ilgiai. Papildomi kontaktai, atsirandantys dėl padidėjusio magistralės pločio, yra prijungti prie 36 antrosios jungties dalies kontaktų. Vienas ar du kontaktai pagrindinėje dalyje turi skirtingą paskirtį. Kai kuriuose senesniuose adapteriuose dalis apatinio krašto, kuriame nėra atspausdintų kontaktų, išsikiša žemyn ir naudojama elementams ar laidams montuoti. laidininkai. Sumontavus tokį adapterį į jungtį, šis kraštas praktiškai liečiasi su pagrindinės plokštės paviršiumi. Jei šioje pagrindinės plokštės dalyje yra magistralės jungties pratęsimas, adapterio įkišti neįmanoma. Tokioms kortelėms yra dvi jungtys be 16 bitų išplėtimo. Įprastos AT klasės adapterio plokštės matmenys yra tokie: aukštis – 4,8 colio (121,92 mm), ilgis – 13,13 colio (333,3 mm), storis – 0,5 colio (12,7 mm). 16 bitų ISA magistralės kontaktų priskyrimas ir jungtis parodyta Fig. 1.12. Ryžiai. 1.12 – 16 bitų ISA magistralės kontaktai Autobusų linijų sudėtis ir paskirtisYRA Visos ISA magistralės linijos gali būti suskirstytos į šešias grupes: duomenų linijos; adresų eilutės; valdymo linijos; tiesioginės atminties prieigos linijos; nutraukti paslaugų linijas; elektros linijos ir pagalbinės linijos. Eilučių paskirtis ir paskirtis yra tokia. 1) AEN – Adreso įjungimas – naudojamas DMA režimu informuoti visas išplėtimo plokštes, kad vyksta DMA ciklas. Įdiegta ir pašalinta lygiagrečiai su adresu. 2) RUSULIS – Adreso fiksatoriaus įjungimo buferis. Adreso bitų stroboskopinis signalas. Aukšto lygio nustatymas rodo magistralės ciklo pradžią ir galiojančio (bet dar nenustatyto) adreso išdavimo adreso eilutėms pradžią. Krentantis signalo kraštas rodo, kad adresas yra nustatytas ir naudojamas SAOO...SA19 ir LA17...LA23 linijų būsenai saugoti ("užfiksuoti") atminties moduliuose. Išvesties stadijos tipas TTL. 3) I/O CH RDY (I/O Channel Ready – įvesties/išvesties kanalo parengtis). Šis signalas, paprastai aukštas, sumažinamas dėl atminties arba išorinio įrenginio, kad prailgintų prieigos ciklą. Bet kuris lėtas įrenginys, naudojantis šį signalą, turi išlaikyti jį žemą, kol neatliks adreso atpažinimo operacijos ir vykdys skaitymo arba rašymo komandą. Ryšio ciklas, reaguojant į signalo pašalinimą, pratęsiamas sveikuoju SYSCLK signalo laikrodžio ciklų skaičiumi. Linija neturi būti žema ilgiau nei 15 µs ir turi būti varoma atviro kolektoriaus įtaisu. 4) -DACK0...-DACK7. (DMA užklausos ACKnowledge – DMA užklausos patvirtinimas). Tiesioginės prieigos patvirtinimo signalas. Signalą generuoja DMA valdiklis. Išvesties stadijos tipas TTL. 5) DRQ0...DRQ7. (DMA užklausa – DDP užklausa). Tiesioginės atminties prieigos užklausos signalai. Signalą generuoja I/O įrenginys. Prašymą suvokia DMA valdiklis ir, pavieniuose mainuose, atkuria gavus atitinkamą signalą DACK i. 6) -I/O CH CK. (I/O kanalo patikra – įvesties/išvesties klaida). Signalą generuoja bet kuris vykdytojas – įvesties/išvesties įrenginys arba atmintis, kad informuotų šeimininką apie klaidą, pavyzdžiui, pariteto klaidą atminties modulyje. Išėjimo stadijos tipas – atviras kolektorius. 7) -I/O CS16. (I/O Cycle Select 16 – pasirinkite 16 bitų ciklą I/O įrenginiui). Signalą generuoja įvesties / išvesties įrenginys, kad praneštų pagrindiniam įrenginiui, kad jis gali apdoroti 16 bitų duomenis. Išėjimo stadijos tipas – atviras kolektorius. 8) -IOR. (I/O skaitymas – skaitymas iš I/O įrenginio). Stroboskopinis signalas duomenims nuskaityti iš įvesties/išvesties įrenginio. Išvesties stadijos tipas – trys būsenos. 9) -IOW. (I/O Write – rašymas į I/O įrenginį). Stroboskopinis signalas, naudojamas nustatyti momentą, kada galima pradėti įrašinėti pagrindinio įrenginio nustatytus duomenis. 10) IRQ3...IRQ7, IRQ9...IRQ12, IRQ14, IRQ15. (Pertraukimo užklausa – pertraukimo užklausa). Signalą generuoja įrenginys, reikalaujantis magistralės mainams. Pertraukimo užklausos siunčiamos į pertraukimo valdiklio, esančio sisteminėje plokštėje, įvestį. Jei atitinkamas lygis nėra užblokuotas, kylantis IRQ i kraštas sukelia procesoriaus pertraukimą ir perėjimą prie atitinkamos užklausos aptarnavimo programos. Aukštas IRQ i lygis turi būti palaikomas tol, kol pertraukimo patvirtinimo signalas iš centrinio procesoriaus pasieks pertraukimo valdiklį. 11) LA17..LA23. (Latchable Address – Adresas, kurį reikia įsiminti vykdytojui). Signalą gali generuoti centrinis procesorius, DMA valdiklis arba pagrindinė plokštė išplėtimo plokštėje. Signalai naudojami didelės spartos atminties moduliams adresuoti magistralėje, todėl adresų erdvė išplečiama iki 16 MB. Skirtingai nuo signalų SA0...SA19, kurių pastovios būsenos reikšmės garantuojamos per visą magistralės ciklą, signalus LA17...LA23 valdiklis teikia tik tada, kai BALE signalo lygis yra aukštas. 12) -MEISTRO. (Meistras - Meistras). Signalą generuoja pagrindinis valdiklis išplėtimo plokštėje. Esant žemam signalo lygiui, viena iš išplėtimo kortelių praneša, kad ji valdo magistralę – tai pagrindinė. 13) -MEM CS16. (MEMory 16-bit Chip Select – 16 bitų atmintis). Esant žemam signalo lygiui, pasiekiamas atminties modulis informuoja pagrindinį įrenginį, kad gali palaikyti 16 bitų perdavimus su viena laukimo būsena dabartiniame mainų cikle. 14) -MEMR, SMEMR. (MEMory Read, System MEMory Ready – skaitymas iš atminties). Signalus gali generuoti centrinis procesorius arba pagrindinis kompiuteris išplėtimo plokštėje. Signalai naudojami prašyti nuskaityti duomenis iš atminties. Adresai zonoje iki 1 MB pasiekiami naudojant aktyvius (žemus) SMEMR ir MEMR signalus, virš 1 MB - su neaktyviais (aukštais) SMEMR ir aktyviais (žemais) MEMR signalais. 15) -MEMW, SMEMW. (MEMory Write, System MEMory Write – įrašymas į atmintį). Signalą generuoja išplėtimo plokštės centrinis procesorius arba pagrindinis kompiuteris. Mažas atminties rašymo signalas rodo rašymo ciklo pradžią. Adresai zonoje iki 1 MB pasiekiami su aktyviu (žemu) -SMEMW ir -MEMW, virš 1 MB - su neaktyviu (aukštu) -SMEMW ir aktyviu (žemu) -MEMW. 16) OSC. (OSCiliatorius – Laikrodžio generatorius). Signalą generuoja centrinis procesorius. Signalas, kurio dažnis yra 14,31818 MHz ir darbo ciklas 50%. Paprastai jis nėra sinchronizuojamas su procesoriaus laikrodžio dažniu. 17) -OWS. (0 laukimo būsenų – 0 laukimo ciklų). Signalą nustato vykdytojas, kad informuotų meistrą apie būtinybę atlikti keitimo ciklą neįterpiant laukimo ciklo, jei standartinio ciklo trukmė jam ilga. Sukuriama po to, kai nutrūksta BALE signalas. Turi būti sinchronizuotas su SYSCLK signalu. Išėjimo stadijos tipas – atviras kolektorius. 18) -ATNAUJINTI. (REFRESH – regeneracija). Signalą generuoja regeneravimo valdiklis, kad praneštų visiems prie pagrindinio tinklo prijungtiems įrenginiams, kad kompiuterio dinaminė RAM atkuriama (kas 15 μs). 19) ATSTATYTI. (Reset – Reset). Atstatymo signalas, kurio aukštas (aktyvus) lygis grąžina visus įrenginius į pradinę būseną. Signalą generuoja centrinis procesorius įjungus arba išjungus maitinimą, taip pat paspaudus RESET mygtuką. 20) SA0...SA19. (Sistemos adresas – sistemos adresų magistralė). Signalus generuoja centrinis procesorius, DMA valdiklis arba atminties modulis. Aptarnauja I/O įrenginiams ir atminčiai adresuoti. Jie taip pat vadinami fiksuoto adreso bitais, nes jie galioja per visą mainų ciklą. Jie naudojami mažiausiai reikšmingiems 20 bitų atminties adresų perdavimui (iš viso adresu yra 24 bitai). 21) -SBHE. (System Bus High Enable – įgalinkite aukšto baito perdavimą magistralėje). Signalas nustato duomenų perdavimo ciklo tipą – 8 arba 16 bitų. Gaminamas lygiagrečiai su signalais SA0...SA19. Signalą generuoja centrinis procesorius arba atminties modulis. Žemas signalo lygis rodo didelio baito duomenų perdavimą SD8...SD15 linijomis. Kartu su SAO signalu galima nustatyti magistralės ciklo tipą. 1.1 lentelė. Duomenų perdavimo ciklo magistralėje tipo nustatymas 22) SD0...SD7. (Sistemos duomenys – sistemos duomenų magistralė, mažas baitas). Signalą generuoja centrinis procesorius, atminties modulis, pagrindinis išplėtimo plokštės ir įvesties/išvesties įrenginio modulis. Mažo duomenų baitų magistralės perdavimo linijos. 8 bitų įrenginiai duomenims perduoti turi naudoti tik šias linijas. Jei programinė įranga palaiko 16 bitų arba 32 bitų perdavimą 8 bitų duomenų magistrale, pagrindinė plokštė tose linijose generuoja du ar keturis iš eilės perdavimo ciklus. 23) SD8...SD15. Sistemos duomenys (Sistemos duomenų magistralė, didelis baitas). Signalą generuoja centrinis procesorius, atminties modulis, pagrindinis išplėtimo plokštės ir įvesties/išvesties įrenginio modulis. Didelis sistemos duomenų magistralės baitas naudojamas duomenims perduoti 16 bitų įrenginiais. 24) SYSCLK (System Clock, Bus Clock - magistralės laikrodžio signalas). Sistemos laikrodžio signalas su 2 darbo ciklu (kvadratinė banga). Daugumoje kompiuterių signalas nėra sinchronizuojamas su procesoriaus dažniu, o jo dažnis yra 8 MHz. Išvesties stadijos tipas – trys būsenos. 25) TC. (Terminalo skaičius – skaičiavimas baigtas). Signalą generuoja DMA valdiklis ir jis naudojamas užbaigiant blokų perdavimą. Signalas praneša apie paskutinio ciklo pabaigą, kai perduodamas duomenų masyvas DMA kanalu. Išanalizavę aukščiau pateiktus signalus, galime daryti išvadą, kokios keitimo operacijos ISA sistemos magistralėje atliekamos su įrenginiais I/O Programinės įrangos ir DMA režimuose ISA magistralėje atliekamos keturių tipų operacijos (ciklai): 1 - įrašymo į atmintį operacija; 2 - skaitymo operacija iš atminties; 3 - rašymo operacija į įvesties/išvesties įrenginį; 4 - skaitymo operacija iš įvesties / išvesties įrenginio. Autobuso elektrinės charakteristikosYRA ISA magistralės standartas apibrėžia įvesties ir išėjimo srovės reikalavimus kiekvienos išplėtimo plokštės imtuvams ir signalo šaltiniams. Sistemos oro signalų siųstuvų išėjimo pakopos turi sukurti žemo lygio srovę, ne mažesnę kaip 24 mA (tai taikoma visų tipų išėjimo pakopoms), ir aukšto lygio srovę, ne mažesnę kaip 3 mA (trijų būsenų ir TTL išėjimams). ). Sistemos imtuvo įvesties pakopos turi vartoti ne daugiau kaip 0,8 mA žemo lygio įėjimo srovės ir ne daugiau kaip 0,04 mA aukšto lygio įėjimo srovės. Be to, būtina atsižvelgti į tai, kad didžiausias spausdinto laidininko ilgis nuo pagrindinės jungties kontakto iki mikroschemos kaiščio neturi viršyti 65 milimetrų, o didžiausia talpa, palyginti su įžeminimu kiekvienam pagrindinio kontakto kontaktui. jungtis neturi būti didesnė nei 20 pF. Apkrovos rezistoriai yra prijungti prie kai kurių pagrindinės linijos linijų, einančių į +5 V maitinimo magistralę 4,7 kOhm rezistoriai prijungiami prie linijų -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW, -I/. O CH SK, prie -I/O CS 16, -MEM CS 16, -REFRESH, -MASTER, -OWS linijų - 300 omų, o į I/O CH RDY liniją - 1 kOhm. Be to, prie kai kurių magistralinių linijų jungiami nuoseklūs rezistoriai: 22 omų rezistoriai yra prijungti prie -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW ir OSC linijų, o 27 omų rezistoriai prijungti prie SYSCLK linija. 1.1 lentelė – ISA magistralės signalų aprašymas Paskyrimas Tikslas Kryptis-
sijos Šaltinio tipas Adreso signalai L.A.<23...17> Adreso signalai Didelė baitų skiriamoji geba SD linijose<15...8> Stroboskopas skirtas rašyti adresus išilgai LA linijų Adreso raiška. Informuoja įrenginius, kad magistralėje veikia DMA kilpos Duomenų magistralė Skaitymo atmintis (skaitymo atmintis per pirmąjį adreso erdvės megabaitą) Įrašykite į atmintį (įrašykite į atmintį per pirmąjį adreso erdvės megabaitą) UVV skaitymas Įrašymas UVV Atminties ciklo pasirinkimas rodo, kad atmintis yra 16 bitų Pasirinkus transliacijos ciklą, rodoma, kad transliacija yra 16 bitų I/O kanalo parengtis. Sukurta prailginti prieigos ciklus 0 laukimo ciklų Atminties regeneracija Pirmaujantis. Sukurta užfiksuoti autobusą su išorine plokšte Tikrinamas I/O kanalas. Fatališkas klaidos pranešimas Įrenginių atstatymas Sistemos dažnis Dažnis lygus 14,3818 MHz IRQ<15,14,12, 11,10,9,7...3> Pertraukimo užklausa DRQ<7...5,3...0> Prašymas dėl RAP DASK<7...5,
3...0> RAP patvirtinimas DAP skaičiavimo pabaiga Pastaba: Lentelėje naudojami šie užrašai: „-“ (minuso) ženklas prieš signalo žymėjimą reiškia, kad šio signalo aktyvusis lygis yra loginis nulis; I – signalas įvedamas išorinėms plokštėms; O – signalas išvedamas išorinėms plokštėms; I/O – signalas yra ir įvestis, ir išvestis išorinėms plokštėms; TRYS – mikroschemos išėjimas su trimis leistinomis išėjimo būsenomis; TTL – tranzistoriaus-tranzistoriaus loginio lusto išėjimas; OK – atidarytas kolektoriaus išėjimas. 1.2 lentelėje parodytos ISA magistralės signalų šaltinių elektrinės charakteristikos. 1.2 lentelė. ISA magistralės signalų šaltinių elektrinės charakteristikos siųstuvas Imtuvas siųstuvas imtuvas Siųstuvas Pastabos: visos srovės lentelėje nurodytos miliamperais. „-“ ženklas prieš srovės vertę reiškia, kad srovė teka iš išorinės plokštės į magistralės lizdą; prie TTL įėjimo galima prijungti liniją su atviru kolektoriaus išėjimu; išilgai linijos su atviru kolektoriaus išėjimu, srovė Ioh (nuotėkio srovė) neturi viršyti 0,4 miliampero kiekviename lizde. Kuriant modulį, pirmiausia reikia suformuluoti jam keliamus reikalavimus ir išanalizuoti funkcijas, kurias kompiuteris turi atlikti naudodamas šį modulį. Projektuojant būtinas informacinis, elektrinis ir konstrukcinis suderinamumas. Struktūrinis suderinamumas priklauso nuo tikslios visų plokštės, jungčių ir tvirtinimo detalių matmenų. Informacijos suderinamumas suponuoja tikslų mainų protokolų įgyvendinimą ir teisingą magistralės signalų naudojimą (pagrindinius ISA magistralės signalus žr. aukščiau). Elektrinis suderinamumas reiškia įvesties, išėjimo ir maitinimo įtampų ir srovių lygių suderinimą. Projektuojant orlaivių komponentus, įtrauktus į oro sąsajos dalį, būtina atsižvelgti į ISA sistemos magistralės laiko diagramas (1.9 pav.). Svarbiausi laiko intervalai projektuojant oro srautus yra šie: delsa tarp adreso nustatymo ir mainų šviesos signalo priekinio krašto (mažiausiai 91 ns) - nustato laiką, per kurį suprojektuotas orlaivis atpažįsta jo adresą; mainų blykstės trukmė (mažiausiai 176 ns); delsa tarp -IOR signalo priekinio krašto ir JAV nuskaitomų duomenų nustatymo (ne daugiau kaip 110 ns) - nustato oro duomenų buferio veikimo reikalavimus; delsa tarp -IOW signalo krentančio krašto ir įrašytų duomenų įrašymo (ne mažiau kaip 30 ns) - nustato reikalavimus duomenų priėmimo ore esančių mazgų greičiui. Oro sąsajos dalies apibendrinta blokinė schema apima visus šiuos mazgus (1.13 pav.): įvesties buferiai (pasirinktinai); dvikryptis duomenų buferis (paprastai kiekvienam baitui reikėtų padalyti į dvi dalis); valdymo signalų išvesties buferis; adreso parinkiklis (AS); vidinių vartų vairuotojas (STR); asinchroninio mainų signalų generatorius I/O CH RDY (DK). Ryžiai. 1.13 – Oro sąsajos dalies apibendrinta blokinė schema Pagrindinių signalų imtuvai turi atitikti du pagrindinius reikalavimus: mažos įėjimo srovės ir didelės spartos (jie turi veikti per jiems skirtus mainų ciklų laiko intervalus). Imtuvams keliamus reikalavimus atitinka šios serijos mikroschemos: KP1533 (SN74ALS), K555 (SN74LS) ir KP1554 (74AC). Loginių nulinių įėjimo srovių reikšmės joms yra atitinkamai 0,2 mA, 0,4 mA ir 0,2 mA, o laiko vėlavimų reikšmės neviršija atitinkamai 15 ns, 20 ns ir 10 ns. Reikalavimai siųstuvams: didelė išėjimo srovė ir didelis greitis. Dažnai jie taip pat turi turėti perjungiamą išvestį (pavyzdžiui, duomenų magistralei), tai yra atvirą kolektorių arba trijų būsenų išvestį. Taip yra dėl to, kad radijo banga turi pereiti į pasyvią būseną, jei prie jos neprieinama. Reikalavimai siųstuvams-imtuvams apima reikalavimus imtuvams ir siųstuvams, tai yra, maža įvesties srovė, didelė išėjimo srovė, didelis greitis ir privalomas išjungimas. išėjimų. Pažymėtina, kad paprasčiausiu atveju (kai išlydžių mažai) siųstuvus-imtuvus galima statyti ant imtuvo ir siųstuvo mikroschemų. Reikalavimai adresų parinktuvams yra didelis našumas (adreso parinkiklis turi turėti uždelsimą, ne didesnį nei intervalas nuo adreso nustatymo iki mainų blyksnio signalo pradžios), galimybė keisti pasirenkamus adresus (ypač svarbu I/O įrenginiams dėl nedidelio nemokamų adresų skaičiaus) ir mažų techninės įrangos sąnaudų. Reikia atsižvelgti į tai, kad pagrindinis mainų tipas per ISA yra sinchroninis mainai, t.y. keistis meistro tempu, neatsižvelgiant į atlikėjo greitį. Tačiau galimas ir asinchroninis apsikeitimas, kai „lėtas“ vykdytojas sustabdo pagrindinio kompiuterio darbą, kol jis vykdo reikiamą komandą. Tokiu atveju būtina nustatyti I/O CH RDY signalą, kurio pašalinimas (nustatymas į loginį nulį) rodo, kad atlikėjas nepasirengęs baigti keitimo ciklo. Daugelyje modulių yra buferinė RAM, kuri naudojama tarpiniam duomenų saugojimui, kai jie perduodami iš kompiuterio į išorinį įrenginį arba atvirkščiai. Buferinė RAM naudojama dviem atvejais: 1) su lėtais išoriniais įrenginiais: a) jei reikia palaikyti pastovų duomenų išvesties (priėmimo) greitį; b) perkeliant didelius duomenų kiekius, kad atlaisvintumėte procesorių kitoms užduotims atlikti. 2) jei išoriniai įrenginiai yra greiti ir kompiuteris negali užtikrinti reikiamo greičio informacijai priimti/išvesti. Turint lygiagrečią prieigą prie buferinės RAM, kiekviena RAM ląstelė turi savo adresą kompiuterio adresų erdvėje (vadinamoji bendroji atmintis). Bet kuris pagrindinis procesorius, DMA valdiklis ir kt.) gali susisiekti su buferine RAM, kaip ir su sistemos atmintimi, naudodamas visas priemones, visus adresavimo metodus ir eilutės apdorojimo komandas. ISA atminties adresų erdvėje yra skirtas langas, į kurį projektuojami buferio RAM adresai Su nuoseklia prieiga visos buferinės RAM ląstelės yra susietos su vienu adresu kompiuterio adresų erdvėje, t.y. Kai pasiekia tą patį adresą, procesorius pasiekia skirtingus buferinės atminties elementus skirtingu laiku. Bet kurio modulio pagrindas yra programuojamas LSI. Tačiau yra ir kitų būdų sukurti ryšio sąsajos adapterius, pavyzdžiui, pagrįstus programuojamomis loginėmis grandinėmis (FPGA) arba paprastomis mikroschemomis. Tačiau geriausias sprendimas yra naudoti specializuotus, programuojamus LSI, kuriuose yra visi funkciniai modulio blokai. Būtina sukurti programuojamą skaitmeninių signalų generatorių su 1 išėjimu, tai yra kvadratinių impulsų generatorius. Didžiausias išėjimo signalo dažnis yra 2 MHz. Programuojami parametrai – dažnis ir darbo ciklas. Taigi išvesties informacija bus stačiakampių impulsų seka, kuriai būdingi skirtingi dažniai ir darbo ciklai. Keitimąsi informacija tarp kompiuterio ir išorinio įrenginio turi valdyti kuriamo modulio programinė dalis. Remdamiesi bendraisiais elektroninių grandinių kūrimo principais ir ISA magistralės įvesties/išvesties įrenginių konstrukcinėmis savybėmis, užduotį suskirstysime į kelis etapus: apibendrintos techninės įrangos modulio grandinės sintezė; specializuotų LSI parinkimas; modulio blokinės schemos sintezė; adresų erdvės parinkimas I/O prievadams ir pertraukų numeriams; modulio schemos sintezė; išorinio įrenginio inicijavimo modulio programinės dalies kūrimas; išorinio įrenginio valdymo modulio programinės dalies kūrimas; Šiame skyriuje, be ISA sistemos magistralės, buvo aptarti kai kurie skaitmeninių signalų generatorių konstravimo būdai. Pagrindiniai visų parinkčių skirtumai, išskyrus aparatines, yra išvesties signalų trukmė ir dažnis. Remiantis užduotimi, didžiausias generatoriaus išėjimo dažnis turėtų būti 2 MHz, tačiau nė vienas iš svarstomų variantų neatitinka šio reikalavimo. Be to, kuriamam moduliui reikalinga programinė įranga modifikuoti išėjimo signalo parametrus. Aukščiau pateiktose grandinėse signalo charakteristikas galima įtakoti keičiant varžą ar talpą, tačiau tokio metodo programinė įranga yra labai sunkiai įgyvendinama, be kita ko, išlaidos padidės kelis kartus. Remiantis tuo, kas išdėstyta aukščiau, svarstytos skaitmeninių signalų generatorių konstravimo galimybės šiame projekte negali būti naudojamos. Išeitis iš šios situacijos bus kuriamame modulyje panaudoti mikrovaldiklį, kurio pasirinkimas bus atliktas kitame skyriuje. IBM PC kompiuteriai suteikia galimybę prijungti papildomus įrenginius tiesiai prie sistemos magistralės. Norėdami tai padaryti, pagrindinėje kompiuterio plokštėje yra sumontuoti specialūs lizdai ("lizdai"), į kuriuos galima įdėti papildomas korteles, kurios atlieka funkcijas, kurios nenumatytos originalioje kompiuterio konfigūracijoje. Šiuo metu gaminamas didelis asortimentas papildomų plokščių, kurios atlieka pačias įvairiausias funkcijas, tarp jų ir išplečia kompiuterio prijungimo prie išorinių įrenginių galimybes. Jei reikia, tokias lentas galima pagaminti savarankiškai. Šis kursinis projektas yra skirtas vieno tipo tokių lentų kūrimui. Bendra su IBM suderinamo kompiuterio schema naudojant ISA magistralę (2.1 pav.) su prie jos prijungtu programuojamu skaitmeninių signalų generatoriumi: Ryžiai. 2.1 – Bendra su IBM suderinamo kompiuterio schema naudojant ISA magistralę Pavadinimai: CPU - centrinis procesorius KRP – atminties regeneravimo valdiklis KPR – pertraukimo valdiklis PB – baitų permutatorius SP – sistemos atmintis UVV – įvesties/išvesties įrenginys Kuriamas modulis struktūriškai prijungtas prie ISA magistralės taip (2.2 pav.): Ryžiai. 2.2 – Galinės plokštės magistralės organizavimas Modulis (2.3 pav.) susideda iš šių komponentų: Sąsajos blokas prijungimui prie kompiuterio (su ISA magistrale). Skirta prijungti modulį prie magistralės. Naudojamas valdymo signalams ir duomenims perduoti tarp magistralės ir modulio. Jį sudaro adreso parinkiklis ir duomenų buferis tarp VLSI ir ISA magistralės. DTE – duomenų galinė įranga. Į jį tiekiamas modulio užprogramuotas skaitmeninis signalas. Ryžiai. 2.3 – Apibendrinta ISA magistralės modulio schema Apibendrinta skaitmeninio signalo generatoriaus grandinė (2.4 pav.) susideda iš šių blokų: adreso parinkiklis (SA) specializuotas VLSI dvikryptis duomenų buferis (DB) Ryžiai. 2.4 – Apibendrinta skaitmeninio signalo generatoriaus grandinė Adreso parinkiklis analizuoja -AEN signalą (ar šiuo metu magistralėje veikia tiesioginės atminties prieigos ciklas) ir adresų magistralėje (SA) nustatytą adresą. Jei prieiga eina į suprojektuotą plokštę, tada CA generuoja stroboskopą, leidžiantį veikti VLSI ir dvikryptį buferį tarp VLSI ir ISA magistralės. VLSI, naudodamas skaitymo (-IOR) arba rašymo (-IOW) signalą, nuskaito arba perduoda duomenis į duomenų magistralę (SD). Duomenų seka į duomenų galinį įrenginį (DTE) patenka kaip skaitmeninis signalas. Išanalizavę informacinę literatūrą apie įvairius VLSI, galime išskirti KR580VI53 mikroschemą. Šis lustas yra įrenginys, kuris generuoja programine įranga valdomus laiko delsus (laikmatį). Įprastas mikroschemos grafinis žymėjimas (UGO) parodytas 2.2 pav., blokinė schema parodyta 2.3 pav. 2.2 pav. – UGO KR580VI53 2.3 pav. – KR580VI53 blokinė schema Mikroschemos kaiščių paskirtis pateikta 2.1 lentelėje. 2.1 lentelė – KR580VI53 mikroschemos kontaktų priskyrimas Paskyrimas Išvesties tipas Funkcinis kaiščių priskyrimas Įėjimai/išėjimai Duomenų kanalas CLK0, CLK1, CLK2 Kanalų sinchronizavimas 0-2 OUT0, OUT1, OUT2 Atitinkamai 0, 1, 2 kanalų signalai GATE1, GATE2, GATE3 Skaitiklio valdymo įėjimai Kanalo pasirinkimo signalas 0, 1, 2 Lustų pasirinkimas Maitinimo įtampa 5V±5% KR580VI53 mikroschemoje yra trys nepriklausomi identiški kanalai: 0, 1, 2. Panagrinėkime pagrindinių komponentų paskirtį. Kanalų pasirinkimo grandinė generuoja valdymo signalus kanalams 0, 1, 2, vidiniams ir išoriniams duomenų perdavimui bei valdymo žodžių priėmimui. Duomenų kanalo buferis susideda iš aštuonių dvikrypčių formuotojų su išvesties būsena „Išjungta“ ir susieja laikmatį su MP duomenų magistrale. Per kanalo buferį valdymo žodis įrašomas į režimų registrus, o skaičiavimo parametrai – į kiekvieno kanalo skaitiklius. Kanalų 0, 1, 2 grandinės yra identiškos ir turi režimų registrus, valdymo grandines, laikrodžio grandines ir skaitiklius. Režimų registras skirtas tik informacijai įrašyti. Jis priima ir išsaugo kontrolinį žodį, kurio kodas nurodo kanalo darbo režimą, nustato skaičiavimo tipą ir duomenų įkėlimo į skaitiklį seką. Kanalo valdymo grandinė sinchronizuoja skaitiklio veikimą pagal užprogramuotą režimą ir kanalo veikimą su MP veikimu. Kanalų sinchronizavimo grandinė generuoja tam tikros trukmės vidinių laikrodžio impulsų seriją, kuri priklauso nuo išorinio laikrodžio dažnio CLK ir yra nulemta vidinės grandinės laiko grandinės. Maksimalus išorinių sinchronizavimo signalų CLK dažnis yra ne didesnis kaip 2,6 MHz. Kanalų skaitiklis yra 16 bitų iš anksto nustatytas skaitiklis, kuris veikia dvejetainiu arba BCD atėmimu. Maksimalus skaičius skaičiuojant yra 2 16 dirbant dvejetainiu kodu arba 10 4 dirbant BCD. Kanalų skaitikliai yra nepriklausomi vienas nuo kito ir gali turėti skirtingus veikimo režimus bei skaičiavimo tipus. Skaičiavimas kiekviename kanale pradedamas, sustabdomas ir tęsiamas atitinkamu GATE „Kanalo įjungimo“ signalu. Mikroschema gali veikti vienu iš šešių pagrindinių režimų. 0 režimu (nutraukiamas gnybtų skaičiavimas) suskaičiavus į skaitiklį įkeltą skaičių kanalo išėjime generuojama aukšto lygio įtampa. GATE signalas suteikia skaičiavimo pradžią, jo nutraukimą (jei reikia) ir skaičiavimo tęsimą. Skaitiklio paleidimas iš naujo skaičiavimo metu nutraukia dabartinį skaičiavimą ir tęsia jį pagal naują programą. 1 režimu (laukiančio multivibratoriaus veikimas) neigiamas impulsas, kurio trukmė yra čia T CLK yra laikrodžio impulsų periodas; n – į skaitiklį įrašytas skaičius. Laukiantį multivibratorių suveikia teigiama GATE signalo briauna. Kiekviena teigiama šio signalo briauna pradeda srovės skaičiavimą arba iš naujo paleidžia skaitiklį nuo pradžių. Skaitiklio atstatymas skaičiavimo metu neturi įtakos esamam skaičiui. 2 režimu (dažnio generavimas) laikmatis veikia kaip įvesties dažnio CLK daliklis iš n. Šiuo atveju teigiamos periodo dalies trukmė lygi T CLK (n-1), o neigiamos – T CLK. Perkrovimas skaičiavimo metu neturi įtakos esamam skaičiui. 3 režimas (vingiavimo generavimas) panašus į 2 režimą, kai lyginio skaičiaus n teigiamų ir neigiamų pusciklų trukmė yra lygi T CLK n/2. Nelyginiam skaičiui n teigiamo pusciklo trukmė yra T CLK n/2, o neigiamo – T CLK (n-1)/2. 4 režimu (programinės įrangos formavimas vieno blyksnio) neigiamo poliškumo impulsas, kurio trukmė yra 5 režimu (vieno blyksnio generavimas aparatine įranga) kanalo išvestyje generuojamas neigiamo poliškumo impulsas, kurio trukmė yra po į skaitiklį įkelto skaičiaus skaičiavimo. Renkantis projektuojamo modulio adresų zoną, būtina atsižvelgti į standartinių I/O adresų pasiskirstymą ir parinkti adresus iš laisvųjų zonų. 2.5 lentelėje parodytas IBM PC architektūros UVB adresų žemėlapis. 2.5 lentelė – IBM PC architektūros UVB adresų žemėlapis Adreso zona I/O įrenginys DMA valdiklis (DMA pagrindinis) Pertraukimo valdiklis (pagrindinis) Aparatinės įrangos valdymo registrai. I/O prievadai Laikmačio valdymo registrai Klaviatūros sąsajos valdiklis (8042) RTC prievadai ir CMOS I/O prievadai DDP registrai Pertraukimo valdiklis (vergas) DMA valdiklis (DMA – vergas) Matematikos koprocesorius Kietojo disko valdiklis Lygiagretusis prievadas Nr. 2 Grafikos valdiklis 2 nuoseklusis prievadas Tinklo prievadai Lygiagretusis prievadas Nr. 1 Lygiagretusis prievadas ir vienspalvis adapteris EGA adapteris CGA adapteris Diskelių valdiklis 1 nuoseklusis prievadas Nepaisant galimybės adresuoti 16 adresų eilučių, dažniausiai naudojamos tik 10 žemos eilės SAO...SA9 eilučių, nes dauguma anksčiau sukurtų išplėtimo kortelių naudoja tik jas, todėl, išskyrus ypatingus atvejus, nėra prasmės. apdorojant SA10 aukščiausios eilės bitus.. .SA15. Žemos eilės adreso bitai iš magistralės (SA0 ir SA1) turi būti prijungti prie VLSI adresų įvesties (A0 ir A1). Remiantis VLSI specifikacija ir atliekama užduotimi, sukurtas modulis adresų erdvėje užims tris adresus. Išsirinkime adresą 372h (001101110010b)- 373h (001101110011b)- 375h (001101110101b)- Adresai 372h ir 373h naudojami atitinkamai įkelti 0 kanalo skaitiklį ir 1 kanalo skaitiklį, o adresas 375h naudojamas valdymo žodžiui įkelti į režimo registrą. Paprasčiausias sprendimas konstruojant adreso parinkiklį – naudoti tik loginių elementų mikroschemas. Pagrindinis šio metodo privalumas yra didelis našumas (latencija neviršija 30 ns). Tačiau yra ir trūkumų: Reikia iš naujo suprojektuoti grandinę kiekvienam naujam adresui. Negalėjimas pakeisti adreso. Sunkumai organizuojant kelių adresų pasirinkimą. Kursinio projekto užduotyje nieko nesakoma apie I/O adresų pasirinkimą. Tai reiškia, kad su fiksuotais adresais įgyvendinsime paprasčiausią laiko ir medžiagų sąnaudų atžvilgiu variantą, t.y. Mes sukuriame adreso parinkiklį naudodami loginius elementus. Adreso parinkiklio funkcinė schema parodyta 2.8 pav. Ryžiai. 2.8 – Adreso parinkiklio funkcinė schema K555AP6 mikroschemą naudojame kaip duomenų buferį tarp VLSI ir duomenų magistralės (2.9 pav., 2.6 lentelė). Operacija 2.6 lentelė – tiesos lentelė K555AP6 Ryžiai. 2.9 – UGO mikroschema K555AP6 Norėdami sukurti grandinės schemą, turite pasirinkti elemento pagrindą. Analizuodami informacinę literatūrą ir atsižvelgdami į imtuvams ir siųstuvams keliamus reikalavimus, parinksime šias mikroschemas: inverteriai – KR1533LN1, „AND-NOT“ elementai – KR1533LA2, KR1533LA3, „OR-NOT“ elementai – KR1533LE1, skaitiklis – KR555IE10, buferis tarp VLSI ir magistralės – K555AP5. Signalams -IOR, SA0 ir SA1 sujungti su VLSI bus naudojami "I" elementai - KR1533LI1. Nulinio kanalo OUT0 išėjimo signalas prijungiamas prie 1 kanalo sinchronizacijos įėjimo, siekiant pakeisti kuriamo modulio išėjimo signalo darbo ciklą ir dažnį. CT2 skaitiklis CLK signalo dažnį padalija iš 4 techninėje įrangoje, taip užtikrindamas maksimalų užduotyje nurodytą išėjimo signalo dažnį (2 MHz). Programiškai keisdami kanalo 0 (N1) skaičiavimo koeficientą, pasieksime išėjimo signalo dažnio pokytį. Keičiant 1 kanalo skaičiavimo koeficientą (N2), pateiksime programinį išėjimo signalo darbo ciklo pakeitimą. Abu kanalai veikia 2 režimu. Sukurta grandinės schema parodyta TPZHA E3. Šiame skyriuje buvo sukurta apibendrinta modulio grandinė, parinkta specializuota VLSI, išnagrinėta jos sandara ir veikimo režimai. Pasirinkti lentos įvesties adresai. Remiantis antrojo skyriaus rezultatais, buvo suprojektuota įrenginio schema. Pagal koncepciją galima pagaminti plokštę, kuri įdedama į kompiuterio ISA magistralės lizdą ir programine įranga valdomu mainų režimu generuoja tam tikro dažnio ir darbo ciklo skaitmeninius signalus. Modulio programavimo algoritmas priklauso nuo naudojamo programuojamo VLSI tipo ir mainų režimo tarp VLSI ir kompiuterio procesoriaus per ISA sistemos magistralę. Techninės įrangos modulių inicijavimas atliekamas keliais etapais. Pirmajame etape inicijuojamas VLSI modulis. Vėlesniuose etapuose pertraukimo sistema arba DMA inicijuojama, atsižvelgiant į duomenų mainų režimus, naudojamus tarp modulio ir sistemos procesoriaus. Tokiu atveju vykdomas programos valdomas keitimas, t.y. Reikia inicijuoti tik VLSI. Kita ypatybė yra ta, kad nereikia blokuoti pertraukimo sistemos dėl to, kad modulis neturi pertraukimų mainų režimo. VLSI inicijavimo procedūra susideda iš darbo režimo programavimo, reikia įkelti CW valdymo žodį iš mikroprocesoriaus. Šiuo atveju atitinkami signalai turi būti nustatyti adresų įėjimuose A0 ir A1, taip pat , . Jų deriniai dubliuojami 3.1 lentelėje. VLSI KR580VI53 kanalų darbo režimas programuojamas naudojant paprastas įvesties/išvesties operacijas (3.1 lentelė) VLSI→duomenų kanalas (nuskaitymo kanalo 0 skaitiklis) VLSI → duomenų kanalas (skaitymo kanalo 1 skaitiklis) VLSI→duomenų kanalas (2 kanalo skaitymo skaitiklis) Jokių operacijų. VLSI duomenų kanalas didelės varžos būsenoje Uždrausti. VLSI duomenų kanalas didelės varžos būsenoje Kiekvienas iš trijų VLSI kanalų yra programuojamas atskirai, įrašant valdymo žodį į režimo registrą ir užprogramuotą baitų skaičių į skaitiklį. Kontrolinio žodžio formatas pateiktas 3.2 lentelėje. 3.2 lentelė – Valdymo žodžio formatas Būsenos žodžio bitas Tikslas Kodas: 0 – dvejetainis, 1 – dešimtainis Darbinis režimas: 000 – režimas 0; 001 – 1 režimas; X10 – 2 režimas; X11 – 3 režimas; 100 – 4 režimas; 101 – 5 režimas. 00 – „užfiksavimo“ operacija; 01 – tik žemas baitas; 10 – tik aukštas baitas; 11 – žemas baitas, tada aukštas baitas. Režimo registro pasirinkimas: 00 – 0 kanalas, 01 – 1 kanalas, Norėdami inicijuoti VLSI, pirmiausia turite parašyti 0 kanalo ir apkrovos skaitiklio 0 kontrolinį žodį, tada 1 kanalo ir 1 apkrovos skaitiklio valdymo žodį. Kontrolinis žodis, priešingai nei pakrovimo skaitikliai, rašomas vienu adresu (375h ). Taigi adresu 375h reikia parašyti kontrolinį žodį: 00110100b, tada adresu 372h į 0 kanalo skaitiklį reikia įvesti užprogramuotą skaičių N1 (skaičiavimo koeficientas). Po to vėl įrašome kontrolinį žodį (01110100b) ir įkeliame parametrą N2 į skaitiklį adresu 373h. Programos elementai pateikti A priede. Valdymo funkcijos, kurias atlieka valdymo modulis, yra įtrauktos į inicijavimo programinės įrangos modulį. Šiame skyriuje buvo apžvelgtas pasirinkto LSI programavimas, sukurta programinė modulio dalis. Įdiegtas programine įranga valdomas duomenų apsikeitimas su sukurtu įrenginiu. Įrenginio išvestyje vartotojas įveda skaitmeninio signalo dažnį ir darbo ciklą, kurio vertes jis nori gauti. Programinės įrangos modulis inicijuoja VLSI įrenginį pagal įvestas reikšmes ir grandinė pradeda generuoti skaitmeninį signalą. Kursinio projekto metu buvo atlikta esamų projektuojamo įrenginio analogų apžvalga, įgyti ISA sistemos magistralės techninės ir programinės įrangos modulių projektavimo įgūdžiai. Taip pat buvo sukurtas programuojamas skaitmeninių signalų generatorius, turintis šias charakteristikas: maksimalus išėjimo dažnis 2 MHz; galimybė programiškai keisti dažnį ir darbo ciklą; įvesties adresai: 372h, 373h, 375h. Taip pat buvo sukurti programinės įrangos moduliai, užtikrinantys plokštės veikimą. Konstrukcija buvo pagrįsta K580VI53 programuojamu laikmačio lustu, veikiančiu dažnio generavimo režimu. Siekiant užtikrinti maksimalų 2 MHz išėjimo dažnį, ISA magistralės (8 MHz) SYSCLK signalo laikrodžio impulsai dalijami iš 4. Į programuojamo laikmačio 0 ir 1 kanalą įkeliami 2 skaičiai. Dažnį įtakoja abu įkelti skaičiai (2 MHz dažnis dalijamas iš tam tikro koeficiento). Darbo ciklą įtakoja 1 kanalo skaitiklyje įrašytas skaičius. Taigi, į skaitiklius įkeldami tam tikras reikšmes, turime galimybę programiškai keisti skaitmeninio signalo formą. Tsilker B.Ya., Orlov S.A. Kompiuterių ir sistemų organizavimas: Vadovėlis universitetams. – Sankt Peterburgas: Petras, 2004. – 686 p.: iliustr. Shabalin L.A. ISA magistralės techninės ir programinės įrangos modulių kūrimas: kursinio darbo užbaigimo gairės. – VyatGU. 2000 – 35 p. Blokhin S.M. Asmeninio kompiuterio IBM PC/AT ISA magistralė - M.: PC "Spline", 1992 m. Shilo V.L. Populiarios skaitmeninės mikroschemos: katalogas. – M.: Radijas ir ryšiai, 1987. – 352 p.: iliustr. – (Masių radijo biblioteka. 1111 numeris). Byčkovas E.A. Asmeninių kompiuterių architektūra ir sąsajos. – M.: Centras “SKS”, 1993 m. Novikovas Yu.V., Kalašnikovas O.A., Gulyaev S.E. Asmeninio kompiuterio, pvz., IBM PC, sąsajos įrenginių kūrimas - M.: Ekom., 1997 m. Zavadskis V.A. Kompiuterinė elektronika - K.: VEK, 1996 m. L.A. Maltseva, E.M. Frombergas, V.S. Yampolsky Skaitmeninės technologijos pagrindai. – M.: Radijas ir ryšiai, 1986 m. 128s. Mikroprocesoriai ir integrinių grandynų mikroprocesorių rinkiniai: Katalogas. 2 t. / V. – B. B. Abraytis, N. N. Averjanovas, A. I. Belousas ir kt.; Red. V. A. Šachnova. - M.: Radijas ir ryšys, 1988 m. - T.1. - 386 p.: iliustr. Myachev A.A., Ivanov V.V. Kompiuterinių sistemų sąsajos, pagrįstos mini ir mikrokompiuteriais / Red. B.N. Naumova. - M.: Radijas ir ryšys, 1986 m. Santrumpų sąrašas
CPU - centrinis procesorius DMA – tiesioginės atminties prieigos valdiklis KRP – atminties regeneravimo valdiklis KPR – pertraukimo valdiklis PB – baitų permutatorius PGDS – programuojamas skaitmeninių signalų generatorius SP – sistemos atmintis UVV – įvesties/išvesties įrenginys CA – adreso parinkiklis DTE – duomenų galinė įranga DB – duomenų buferis VLSI – labai didelio masto integriniai grandynai KOMPIUTERIS – elektroninis kompiuteris PC – asmeninis elektroninis kompiuteris PT – programuojamas laikmatis MP – mikroprocesorius FPGA – programuojamas loginis integrinis grandynas DMA – tiesioginė prieiga prie atminties RAM – laisvosios kreipties atmintis UGO – simbolinis grafinis žymėjimas LSI – didelis integrinis grandynas TTL – tranzistoriaus-tranzistoriaus logika Programų sąrašas #įtraukti #įtraukti #define CWT0 0x52 //CWT0 – 00110100b 0 kanalo valdymo žodis #define CWT1 0x116 //CWT1 – 01110100b kanalo 1 valdymo žodis #define portc 0x375 // adresas kontroliniam žodžiui įvesti į režimo registrą //inicializacijos funkcijos prototipas void InitPit (int N1, int N2 // dažnis, darbo ciklas); //Įvesdami reikiamus parametrus (N1,
N2)
//Skaitiklio inicijavimas: negalioja InitPit (int N1, int N2) (nepasirašytas simbolis p1,p2,t1,t2; p1=(N1<<8)>>8; t1=(N2<<8)>>8; Taikomos trys I/O jungtys sisteminis programos... 5.2 Plėtra schema modulis kaupimas 5.3 Blokinė diagrama programinė įranga algoritmas... daugiau . Pilnas aparatūros kambarys Ir programinė įranga daugelio gaminamų... sisteminis greitkeliai YRA. Dėžutėje yra maitinimo šaltinis. Prieinamumas padangos YRA paprastumas... 1.1.3 Plėtra integruotas automatinis... programinė įranga programinė įranga, kuri veikia su konkrečia plokščių šeima YRA-padanga... C505 Siemens Sisteminis programinė įranga nuostata - ... moduliai: Modulis 0 (23CM61) – pagrindinis modulis ... aparatūra Ir programinė įranga lėšos... Stebėjimo metodas – sisteminis metodų analizė ir... įvairių formų moduliai. Dėl to... laikykitės rekomendacijų ISO/IEC 17799:2002 ... programiškai-aparatūra priemonės, kuriomis siekiama užtikrinti informacijos apsaugą veikiant AS; plėtra ... Standartinis ISO/IEC 12207 (ISO- Tarptautinis ... perdirbimas, plėtra struktūros programinė įranga produktas (architektūra programinė įranga moduliai), ... persikelia į kitą aparatūra (programinė įranga) platforma, ... Ciklo vertės nustatymas sisteminis padangos: 8. Reikšmės nustatymas... Padanga YRA(aš pramoninis S tandartas A rhitecture) yra de facto standartinė magistralė, skirta asmeniniams kompiuteriams, pvz., IBM PC/AT ir suderinamiems kompiuteriams. Padanga EISA, su kuria nemažai įmonių gamino asmeninius kompiuterius, užleido vietą PCI magistralei ir dabar retai naudojama. Pagrindiniai IBM PC/AT asmeninio kompiuterio ISA magistralės skirtumai nuo jo pirmtako IBM PC/XT magistralės yra šie: Kompiuterių AT magistralė leidžia išorinėse plokštėse naudoti tiek 16 bitų įvesties/išvesties įrenginius, tiek 16 bitų atmintį; 16 bitų atminties prieigos ciklą išorinėje plokštėje galima atlikti neįdedant laukimo laikrodžių; tiesiogiai adresuojamos atminties kiekis išorinėse plokštėse gali siekti 16 MB; išorinė plokštė gali tapti pagrindine (master) magistrale ir savarankiškai pasiekti visus išteklius tiek magistralėje, tiek pagrindinėje plokštėje. Apibūdinant magistralę, patartina įsivaizduoti kompiuterį kaip susidedantį iš pagrindinės plokštės ir išorinių plokščių, kurios sąveikauja tarpusavyje ir per magistralę pagrindinės plokštės ištekliais. Visi pasyvūs įrenginiai (kurie negali tapti užduotimis) magistralėje gali būti suskirstyti į dvi grupes – atminties ir įvesties/išvesties įrenginius (prievadus). Kiekvienos grupės prieigos ciklai skiriasi vienas nuo kito tiek laiku, tiek magistralėje generuojamais signalais. Grynai sąlyginai, kad būtų patogiau suprasti autobuso veikimą YRA, manysime, kad kompiuterio pagrindinėje plokštėje yra šie įrenginiai, kurie gali būti magistralės savininkais (šeimininkais): centrinis procesorius (CPU), tiesioginės atminties prieigos valdiklis (DMA), atminties regeneravimo valdiklis (MRC). Be to, išorinė lenta taip pat gali būti pagrindinė autobuso dalis. Vykdant prieigos ciklą magistralėje, tik vienas iš įrenginių gali būti pagrindinis. Atidžiau pažvelkime į šių įrenginių funkcijas magistralėje. YRA. Centrinis procesorius (CPU)- yra pagrindinis autobuso meistras. Pagal numatytuosius nustatymus centrinis procesorius bus laikomas pagrindiniu magistralėje. DMA valdiklis, taip pat atminties regeneravimo valdiklis draudžia procesoriaus veikimą jų veikimo metu. DMA valdiklis- šis įrenginys susietas su DMA režimo užklausos signalais ir DMA režimo patvirtinimo signalais. Aktyvus DMA užklausos signalas leis vėliau DMA valdikliui gauti magistralę, kad būtų galima perkelti duomenis iš atminties į išvesties prievadus arba iš įvesties prievadų į atmintį. Atminties atkūrimo valdiklis- tampa magistralės savininku ir generuoja adreso ir atminties skaitymo signalus, kad atkurtų informaciją dinaminėse atminties lustuose tiek pagrindinėje atmintyje, tiek išorinėse plokštėse. Išorinė lenta- sąveikauja su kitais įrenginiais per ISA magistralės jungtį. Gali tapti magistralės meistru prieigai prie atminties arba I/O įrenginių. Be to, kompiuterio pagrindinėje plokštėje yra nemažai įrenginių, kurie negali būti magistralės magistralėje, bet vis dėlto su ja sąveikauja. Tai yra šie įrenginiai: Realaus laiko laikrodis (laikmatis-skaitiklis)- Šį įrenginį sudaro realaus laiko laikrodis, palaikantis datą ir laiką, ir laikmatis, paprastai pagrįstas Intel 8254A lustu. Vienas iš šio lusto laikmačio skaitiklių generuoja 15 mikrosekundžių impulsus, kad suaktyvintų atminties regeneravimo valdiklį. Pagrindinės plokštės kryžius- pagrindinės plokštės dalis, jungianti magistralės jungtis YRA prijungti išorines plokštes su kitais pagrindinės plokštės ištekliais. Atmintis pagrindinėje plokštėje- Kai kurios arba visos tiesioginės prieigos atminties (RAM) lustai, naudojami procesoriaus informacijai saugoti. Papildomos atminties lustai taip pat gali būti dedami į išorines plokštes. Pertraukimo valdiklis- šis įrenginys prijungtas prie magistralėje esančių pertraukimo užklausų linijų. Pertraukimams reikalinga tolesnė procesoriaus priežiūra. I/O įrenginiai- Kai kurie arba visi įvesties / išvesties įrenginiai (pvz., lygiagretieji arba nuoseklieji prievadai) gali būti pagrindinėje plokštėje arba išorinėse plokštėse. Duomenų baitų keitiklis- Šis įrenginys leidžia keistis duomenimis tarp 16 bitų ir 8 bitų įrenginių. Asmeninio kompiuterio IBM PC/AT architektūra ISA magistralės naudojimo požiūriu parodyta paveikslėlyje. Magistralės jungtyse sumontuotos išorinės kortelės gali būti 8 ir/arba 16 bitų. 8 bitų kortelė turi tik vieną sąsajos jungtį ir gali apdoroti tik 8 bitų duomenis. 8 bitų lizdas taip pat negali būti magistralės valdiklis. 16 bitų plokštėje turi būti dvi sąsajos jungtys – viena pagrindinė, tokia pati kaip 8 bitų plokštėse, ir viena papildoma. Tokia plokštė gali veikti tiek su 8, tiek su 16 bitų duomenimis ir, be to, gali būti magistrantė magistralėje. Bendrą magistralės jungtyse sumontuotų plokščių skaičių riboja tiek magistralės apkrova, tiek pagrindinės plokštės konstrukcija. Paprastai vienoje magistralėje galite įdiegti ne daugiau kaip 8 (penkias 16 bitų ir tris 8 bitų) išorines korteles. Šį apribojimą taip pat lemia santykinai mažas nemokamų DMA užklausų eilučių ir pertraukimo užklausų skaičius magistralėje. Centrinis procesorius pagal numatytuosius nustatymus yra pagrindinis magistralės savininkas. DMA valdiklis ir atminties regeneravimo valdiklis gali tapti magistralėmis tik išjungus centrinį procesorių. Centrinio procesoriaus veikimo uždraudimo procesas susideda iš DMA užklausos signalo generavimo ir DMA patvirtinimo signalo gavimo. Centrinis procesorius gali būti ir 16 bitų, ir 32 bitų operacijų šaltinis. Kai CPU yra 16 bitų šaltinis, jis gali atlikti operacijas su 16 ir 8 bitų magistralės ištekliais. Kai CPU vykdo komandą, kuri veikia 16 bitų duomenimis, jei prieigos resursas yra 8 bitų, tada du prieigos ciklus atlieka speciali pagrindinės plokštės aparatinė įranga. Jei CPU yra 32 bitų, tada kompiuterio pagrindinės plokštės aparatinėje įrangoje vienas 32 bitų procesoriaus veikimo ciklas su išoriniu ištekliu turi būti konvertuojamas į du atskirus 16 bitų prieigos ciklus. Išorinių plokščių savybės. Jei centrinis procesorius yra pagrindinis magistralėje, tada išorinės kortelės gali veikti tik atminties arba I/O režimu. Signalai, palaikantys DMA, tiekiami iš jungties tiesiai į DMA valdiklį, kuris paprastai gaminamas naudojant Intel 8237A lustą. Kai DMA režimo reikalauja bet kuris įrenginys (bent vienas iš signalų DRQ tampa aktyvus), DMA valdiklis atima magistralę iš procesoriaus. Tada išvedamas atitinkamas signalas -DUKAS reiškia, kad DMA valdiklis pradėjo siųsti duomenis. DMA ciklai nebus vykdomi magistralėje, jei signalas - MEISTRO bus leidžiama iš kokios nors išorinės lentos. Jei įvesties/išvesties įrenginiui reikalinga DMA užklausa, atkreipkite dėmesį, kad DMA kanalai 0...3 palaiko tik 8 bitų duomenų perdavimą; visi duomenys turi būti perduodami tik linijomis SD<7...0>
. Baitų keitimas šiuo atveju atliekamas pagrindinės plokštės aparatinėje įrangoje pagal signalus SA0 ir -SBHE. Tokio apsikeitimo gali prireikti, pavyzdžiui, perduodant duomenis iš didelio 16 bitų atminties baito į 8 bitų prievadą. DMA kanalai 5...7 palaiko tik 16 bitų duomenų perdavimą; visi duomenys turi būti perduodami kaip 16 bitų eilutės SD<15...0>
. Atmintis, naudojama DMA režimu šiais kanalais, turi būti tik 16 bitų. Pagrindinės plokštės baitų keitiklis nepataisys duomenų dydžio neatitikimų. PASTABA: 8 bitų atmintis savo ruožtu gali perkelti duomenis tik DMA režimu į 8 bitų I/O įrenginius; 8 bitų atminties negalima naudoti su 16 bitų įvesties / išvesties įrenginiais. DĖMESIO! Atminties regeneravimo valdiklis negali perimti magistralės tol, kol ji priklauso DMA valdikliui. Tai reiškia, kad bet koks DMA ciklas neturi viršyti 15 µs. Priešingu atveju dinaminės atminties lustuose gali būti prarasta informacija. IŠORĖS PLOKŠTŲ SAVYBĖS DMA režimo užklausos ir patvirtinimo signalai yra prijungti prie visų išorinių plokščių ir šiuos signalus generuoja įprastiniai TTL išėjimai, todėl visos išorinės plokštės turi naudoti ir analizuoti įvairius DMA kanalus. Priešingu atveju gali kilti konfliktas tarp išorinių lizdų arba pagrindinės plokštės įrenginių. Išoriniai lizdai gali būti arba tiesioginės prieigos atmintis, arba įvesties/išvesties įrenginiai, kai jie sąveikauja su DMA valdikliu. Išorinės plokštės gali veikti 5 skirtingais režimais: magistralės pagrindiniu, atminties ir tiesioginės prieigos I/O įrenginiais, atminties ir I/O įrenginiais, atminties regeneravimu arba atstatymu. Plokštės gali palaikyti bet kokį pirmųjų keturių režimų derinį; Visos plokštės turi paklusti atstatymo signalui vienu metu. Gali tapti tik 16 bitų kortelės su dviem sąsajos jungtimis meistrai autobuse. Norint užfiksuoti magistralę, išorinė plokštė turi įjungti signalą -DRQ ir gavęs signalą -DUKAS iš DDP valdiklio įjunkite signalą - MEISTRO. Tai užbaigia padangų surinkimo procedūrą. Išorinė plokštė, užfiksavusi magistralę, gali atlikti bet kokius prieigos ciklus, kaip ir centrinis procesorius. Vienintelis apribojimas yra nesugebėjimas atlikti DMA ciklų, nes visi sąsajos signalai, valdantys DMA valdiklio veikimą, yra prijungti prie pagrindinės plokštės ir jų negali naudoti išorinėje plokštėje esantis DMA valdiklis. Kai išorinė plokštė yra pagrindinė magistralės plokštė, DMA valdiklis blokuoja signalą AEN ir tai leidžia I/O įrenginiams įprastai iššifruoti adresą ir būti pasiekiami išorinei plokštei. Kai AEN signalas draudžiamas, DMA perdavimo ciklai neįmanomi (daugiau informacijos rasite signalo aprašymo skyriuje AEN, skyriuje. 3). Be to, magistralėje DMA ciklai negali būti vykdomi dar ir dėl to, kad DMA valdiklio kanalas, per kurį buvo užfiksuota magistralė, yra užimtas, o kiti DMA valdiklio kanalai negali būti naudojami tol, kol neatleidžiamas anksčiau užimtas, t.y. kol autobusą išlaisvins ją užfiksavusi išorinė plokštė. PASTABA: Programinė įranga, kuri palaiko išorinės plokštės veikimą kaip magistralės pagrindinę plokštę, turi užtikrinti, kad DMA kanalus būtų galima naudoti tik pakopiniu režimu. Priešingu atveju išorinė plokštė negalės užfiksuoti magistralės. PASTABA: išorinė kortelė pradeda bet kokį prieigos ciklą kaip 16 bitų, tačiau jei signalas -MEM CS16 arba -I/O CS16 nebus įjungtas, ciklas baigsis kaip 8 bitų. Tokiu atveju pagrindinės plokštės baitų keitiklis nustatys, kurios duomenų linijos ( SD<15...8>
arba SD<8...0>
) baitas informacijos perduodamas remiantis signalo analize -SBHE Ir SA0. DĖMESIO! Išorinė plokštė, kuri užfiksavo magistralę, turi generuoti signalą ne rečiau kaip kas 15 μs -ATNAUJINTI prašyti regeneravimo valdiklio atkurti atmintį. Vykdydamas atminties regeneravimo ciklą, regeneravimo valdiklis generuoja adreso ir komandų signalus bei analizuoja signalą I/O CH RDY, bet išorinė plokštė, kuri generavo signalą -ATNAUJINTI, pasibaigus regeneravimo ciklui, pašalina šį signalą ir toliau lieka magistralėje. Jei reikia, signalizuokite kelis regeneravimo ciklus -ATNAUJINTI gali būti laikomas išorinėje plokštėje visą reikiamo regeneravimo ciklų skaičiaus laikotarpį. Atminties regeneravimo valdiklis negali užgrobti pačios magistralės tol, kol DMA valdiklis (būtent per jį išorinė plokštė tampa pagrindine magistralės magistrale) neatleidžia jos regeneravimo laikotarpiui signalu. -ATNAUJINTI. Išorinė plokštė gali veikti DMA režimu tik tuo atveju, jei DMA valdiklis yra pagrindinis magistralės valdiklis. DMA režimu duomenys visada perduodami iš I/O įrenginio į išorinės plokštės atmintį. Tiesioginio įvesties / išvesties režimu duomenys perduodami iš atminties į išorinėje plokštėje esantį įvesties / išvesties įrenginį ir atvirkščiai. Išorinė plokštė, kuri magistralėje reaguoja kaip 8 arba 16 bitų įrenginys, turi naudoti atitinkamai 8 arba 16 bitų DMA valdiklio kanalus. Lentelėje 2.2 paveiksle parodyta DMA režimo magistralės signalų būsena. DĖMESIO! Vykdydami duomenų perdavimo ciklus tarp 8 bitų įvesties / išvesties įrenginių ir 16 bitų atminties išorinėje plokštėje, turėtumėte atkreipti dėmesį į keletą specialių dalykų. Pirma, išorinė plokštė turi išanalizuoti signalus -SBHE Ir SA0 teisingai identifikuoti perduodamus duomenis. Antra, rašant į eterį iš atminties išorinėje plokštėje, pagrindinės plokštės baitų keitiklis nustatys, kuri pusė duomenų magistralės ( SD<15...8>
arba SD<7...0>
) baitas turi būti išsiųstas; Išanalizavus -SBHE ir SA0, išorinė plokštė turi nustatyti, į kurią duomenų magistralės pusę siųsti duomenų baitą. Trečia, nuskaitydamas radijo bangą į atmintį išorinėje plokštėje, baitų keitiklis taip pat siunčia duomenų baitą į atmintį per aukštesnę duomenų magistralės pusę. SD<15...8>
, arba jaunesnei pusei SD<7...0>
. Išorinė signalinė plokštė -SBHE Ir SA0 turi nustatyti, kada perkelti savo išėjimus į trečiąją būseną apatinėje duomenų magistralės pusėje SD<7...0>
kad išvengtumėte susidūrimų su padanga. Išorinė plokštė gali keistis 16 bitų atmintimi DMA režimu tiek su 8 bitų I/O įrenginiais, tiek su 16 bitų. Bet jei išorinė plokštė yra 8 bitų atmintis, DMA režimu ji gali susisiekti tik su 8 bitų įvesties / išvesties įrenginiais. Kita funkcija taikoma, kai DMA valdiklis įrašo duomenis į 8 bitų išvesties įrenginį išorinėje plokštėje iš 16 bitų atminties. Jei tokia išorinė kortelė yra įdiegta 16 bitų lizde ir gali veikti 16 bitų režimu, šiuo atveju ji turi palaikyti didelę duomenų magistralės pusę SD<15...8>
trečioje būsenoje, kad būtų išvengta signalo susidūrimo magistrale. DĖMESIO! Kai DMA valdiklis magistralėje yra pagrindinis, jis ignoruoja -0WS signalą, todėl jei išorinė plokštė naudojama kaip 16 bitų atmintis ir ryšį su ja vykdo DMA valdiklis, greitųjų atminties lustų naudojimas tokiame lenta neturi prasmės. Įprasta prieiga prie išorinės plokštės kaip atminties arba I/O įrenginio. Išorinė plokštė tampa įprasta atmintimi arba įvesties / išvesties šaltiniu, jei pagrindinė magistralė yra centrinis procesorius arba kita išorinė plokštė. DĖMESIO! Yra šio išorinės kortelės naudojimo ypatybių, jei ji yra įdėta į lizdą ir dalyvauja duomenų mainuose kaip 8 bitų atmintis arba radijo banga per visą prieigos ciklą. Skaitydamas duomenis į tokią išorinę plokštę, baitų maišytuvas sumaišys duomenis tarp magistralių SD<15...8>
arba SD<7...0>
kad išorinė plokštė tinkamai priimtų duomenis. Išorinė plokštė turi palaikyti savo išėjimus SD<15...8>
trečioje būsenoje, nes priešingu atveju signalų susidūrimas duomenų magistralėje yra neišvengiamas. DĖMESIO! Kai kai kurios išorinės plokštės tampa magistralėmis, jos gali nepaisyti signalo I/O CH RDY arba -0WS ir atlikti prieigos ciklą kaip 8 arba 16 bitų atminties prieigos ciklą. Bet bet kokios išorinės plokštės turi grįžti į magistralę YRAŠie signalai yra neprivalomi, nes jei centrinis procesorius yra pagrindinis magistralės, jis naudoja šiuos signalus prieigos ciklo trukmei nustatyti. Kai signalas įjungtas, visos išorinės kortelės veikia iš naujo NUSTATYTI DRV; kitaip šis režimas neįmanomas. Visi plokštės trijų būsenų išėjimai turi būti trečiosios būsenos, o visi atvirojo kolektoriaus išėjimai turi būti loginio vieno būsenoje mažiausiai 500 ns po signalo įjungimo. NUSTATYTI DRV. Visos išorinės plokštės turi baigti inicijuoti per 1 ms nuo signalo įjungimo NUSTATYTI DRV ir būkite pasirengę atlikti prieigos ciklus autobuse. Bet kokios operacijos magistralėje galimos tik išjungus signalą NUSTATYTI DRV. Atminties regeneravimo valdiklis atlieka atminties nuskaitymo ciklus specialiais pagrindinės plokštės ir išorinių plokščių adresais, kad atkurtų informaciją dinaminėse atminties lustuose. Kas 15 µs valdiklis bando gauti magistralę, kad pradėtų regeneravimo ciklą. Jei šiuo metu pagrindinis magistralės pagrindinis procesorius yra centrinis procesorius, tada jis atlaisvina magistralę regeneravimo valdikliui. Jei šiuo metu magistralę užfiksuoja išorinė plokštė, regeneravimo valdiklis atliks regeneravimo ciklą tik tada, kai išorinė plokštė generuos signalą -ATNAUJINTI. Jei šiuo metu pagrindinis magistralės valdiklis buvo DMA valdiklis, tada regeneravimo ciklas negali būti užbaigtas, kol jis neatleidžia magistralės. Kai atliekamas regeneravimo ciklas, regeneravimo valdiklis generuoja SA adreso signalus<7...0>su vienu iš 256 galimų regeneravimo adresų. Kitos adreso eilutės neapibrėžtos ir gali būti trečiosios būsenos. Šis ciklas gali būti atidėtas I/O CH RDY signalu, kai signalai įjungti -SMEMR Ir - MEMR. DĖMESIO! Atkūrimo ciklai turi būti atliekami kas 15 µs, kad būtų surašyti visi 256 adresai per 4 ms. Jei ši sąlyga nesilaikoma, krūvoje saugomi duomenys gali būti prarasti. Šiame skyriuje aptariamos magistralės charakteristikos, kurios nepriklauso nuo magistralę užimančio įrenginio tipo. Maksimali magistralės palaikoma atminties adresų vieta YRA, 16 MB (24 adresų eilutės), bet ne visi lizdai visiškai palaiko šią adresų erdvę. Kai magistralės valdiklis pasiekia pagrindinės plokštės atmintį arba į lizdą įmontuotą atmintį, jis turi įjungti signalus - MEMR arba -MEMW; Pagrindinės plokštės aparatinė įranga papildomai leidžia signalus -SMEMR Ir -SMEMW, jei reikalingas adresas yra pirmame adresų erdvės megabaite. Tik linijos yra prijungtos prie 8 bitų lizdų -SMEMR Ir -SMEMR, SD<7...0>
Ir S.A.<19...0>
; todėl išorinės kortelės, įdiegtos 8 bitų lizduose, gali būti tik 8 bitų įvesties / išvesties įrenginiai arba 8 bitų atmintis pirmame adresų erdvės megabaite. Išorinės kortelės, įdiegtos 8/16 bitų lizduose, priima visus komandų signalus, adresus ir duomenis; jie gali būti 8 arba 16 bitų, o jų atminties adresų erdvė gali būti bet kokia 16 MB. Prieigos prie tokių išorinių kortelių ciklas baigiasi 16 bitų, jei kortelė įjungia signalą -I/O CS16 arba -MEM CS16. PASTABA: pagrindinės plokštės arba išorinės kortelės atmintis laikoma 16 bitų šaltiniu tik tada, kai įjungtas signalas -MEM CS16. Šis signalas generuojamas iš adresų signalų L.A.<23...17>
; todėl 16 bitų atmintį galima pasiekti tik 128 KB blokuose; tokiame bloke atmintis negali būti iš dalies 8 bitų ir iš dalies 16 bitų, nes neįmanoma unikaliai generuoti signalo pasiekiant mažesnį bloką -MEM CS16. Bitų gylis tokio bloko viduje turi būti toks pat, kai pasiekiamas bet koks 128 KB adresas. DĖMESIO! Dinaminės atminties lustams reikia atnaujinimo ciklų kas 15 µs. Jei atnaujinimo ciklai atliekami rečiau nei 15 µs, atmintyje esantys duomenys gali būti prarasti. IŠORĖS PLOKŠTŲ SAVYBĖS Dinaminė atmintis pagrindinėje plokštėje gali turėti dviejų tipų organizavimą – 16 bitų arba 32 bitų. Bet į pagrindinės plokštės atminties talpą atsižvelgia tik išorinių plokščių centrinis procesorius, pagrindinės plokštės dinaminė atmintis visada yra tik 16 bitų. Pagrindinės plokštės ROM, kurioje yra BIOS (bazinė įvesties / išvesties sistema), taip pat visada yra 16 bitų. Didžiausia ISA magistralės palaikomų įvesties/išvesties įrenginių adresų erdvė yra 64 KB (16 adresų eilučių). Visi lizdai palaiko 16 adresų eilučių. Pirmieji 256 adresai yra rezervuoti įrenginiams, paprastai esantiems pagrindinėje plokštėje - DMA valdiklio, pertraukimo valdiklio, realaus laiko laikrodžio, laikmačio skaitiklio ir kitų įrenginių, reikalingų įvairių kompiuterių AT suderinamumui, registrams. IŠORĖS PLOKŠTŲ SAVYBĖS Nepaisant to, kad visi 16 adresų signalų yra prieinami oro adreso pasirinkimui, tradiciškai tik pirmieji 10 adreso bitų buvo naudojami oro adresams IBM PC/XT/AT serijos kompiuteriuose. Tai reiškia, kad adresai iš kitų kilobaitų blokų bus dekoduojami taip pat, kaip ir adresai pirmajame eterio adresų kilobaite. Todėl naujai sukurtoms išorinėms plokštėms dabartiniame IBM PC/AT kompiuterių standartinių radijo bangų adresų paskirstyme reikėtų naudoti „langus“. Norėdami padidinti naudojamų radijo bangų adresų skaičių (jei reikia), galite naudoti pasirinkto lango adresų erdvę su 1 KB arba jo kartotiniu poslinkiu. Akivaizdu, kad išorinė plokštė šiuo atveju turi iššifruoti daugiau nei 10 adresų eilučių. Pertraukimo užklausos linijos yra tiesiogiai prijungtos prie Intel 8259A tipo pertraukimo valdiklių. Pertraukimo valdiklis atsakys į užklausą tokioje linijoje, jei signalas joje pereis nuo žemo iki aukšto. Padanga YRA neturi eilučių, patvirtinančių pertraukimo užklausos gavimą, todėl pertraukimo prašantis įrenginys pats pagal CPU reakciją turi nustatyti, ar jo užklausa gauta. IŠORĖS PLOKŠTŲ SAVYBĖS Pertraukimo užklausos linijos yra prijungtos prie visų lizdų ir jas apdoroja pertraukimo valdiklis, esantis kylančiame signalo krašte. Prieš diegdami naują išorinę plokštę, jei ji savo veikloje naudoja pertraukimo valdiklį, turėtumėte nustatyti, ar yra nemokama pertraukimo užklausos eilutė, ir naudoti ją naujai išorinei plokštei. Neįvykdžius šios sąlygos, autobuse gali kilti konfliktinių situacijų. CPU arba išorinė plokštė gali atlikti 8 arba 16 bitų prieigos ciklus, visi ciklai visada prasideda 16 bitų ir baigiasi 8 arba 16 bitų. Prieigos ciklas bus baigtas kaip 8 bitų, jei pasiekiamas įrenginys blokuoja signalą -I/O CS16 arba -MEM CS16. Baitų keitiklis visada yra pagrindinėje plokštėje. Jo užduotis yra tiksliai suderinti duomenų, kuriais keičiamasi tarp įrenginių, dydį. Fig. 3.1 paveiksle parodyta baitų keitiklio vieta perduodant duomenis tarp pagrindinio įrenginio ir pasiekiamo resurso. Lentelėje 3.1 apibendrina visą informaciją apie baitų keitimą prieigos ciklų metu. Iš autobuso keičiami baitai SD<15...0>
(HIGH BYTE – didelis baitas) įjungtas SD<7...0>
(LOW BYTE – mažas baitas) arba atvirkščiai. Lentelėje baitų perkėlimas iš SD magistralės<15...0>į SD<7...0>žymimas kaip H > L, atvirkščiai – L< H. LL означает, что байт по младшей половине шины данных не переставляется, HH - что байт по старшей половине шины не переставляется. HH/LL - и старший и младший байт передаются каждый по своей половине шины данных и не переставляются. 3.1 lentelė. Autobuso meistras Prieinamas išteklius Ciklo užbaigimas Duomenų dydis Duomenų dydis Duomenų dydis Maršrutas skaityti rašyti Fig. 3.2 paveiksle parodyta duomenų perdavimo ciklų baitų keitiklio vieta DMA režimu. Lentelėje 3.2 apibendrina visą informaciją apie baitų keitimą DMA ciklų metu. Iš autobuso keičiami baitai SD<15...0>
(HIGH BYTE) įjungtas SD<7...0>
(LOW BYTE) arba atvirkščiai. Lentelėje perkelkite baitą iš magistralės SD<15...0>
įjungta SD<7...0>
žymimas kaip H > L, atvirkščiai – L< H. LL означает, что байт по младшей половине шины данных не переставляется, HH - что байт по старшей половине шины не переставляется. HH/LL - и старший и младший байт передаются каждый по своей половине шины данных и не переставляются. 3.2 lentelė. I/O įrenginys DMA valdiklis Ciklo užbaigimas Duomenų dydis Duomenų dydis -MEM CS16 Duomenų dydis skaityk rašyk Draudžiama Šiame skyriuje aprašomi visi ISA magistralės signalai. Norint geriau suprasti magistralės veikimą, patartina visus signalus suskirstyti į 7 grupes: ADRESAI, DUOMENYS, LAIKRODŽIAI, KOMANDŲ SIGNALAI, DMA REŽIMO SIGNALAI, CENTRINIO VALDYMO SIGNALAI, PERTRAUKIMO SIGNALAI, MAITINGA. Informacija apie signalų kryptį (įvesties, išvesties ar dvikrypčius) pateikiama magistralėje esančio pagrindinio įrenginio atžvilgiu. Adreso signalų grupė apima adresus, kuriuos generuoja dabartinis pagrindinis magistralėje. ISA magistralėje yra dviejų tipų adresų signalai, S.A.<19...0>
Ir L.A.<23...17>
. S.A.<19...0>
Šio tipo adresų signalai į magistralę tiekiami iš adresų registrų, kuriuose adresas yra užfiksuotas. Signalai S.A.<19...0>
leisti prieigą prie atminties tik žemiausiame adresų erdvės megabaite. Kai pasiekiate I/O įrenginį, tik signalizuoja S.A.<15...0>
S.A.<19...16>
neapibrėžtas. Adreso regeneravimo ciklų metu tik signalai S.A.<7...0>
turi tikrą reikšmę ir signalų būseną S.A.<19...8>
neapibrėžtas ir šie kaiščiai turi būti trečiosios būsenos visuose magistralės įrenginiuose. IŠORĖS PLOKŠTŲ SAVYBĖS Išorinė plokštė, tapusi pagrindine magistrale, turi leisti signalą -ATNAUJINTI atkurti atmintį, šiuo atveju išorinė plokštė turi perkelti savo išvesties adreso signalo tvarkykles į trečiąją būseną. L.A.<23...17>
Šio tipo signalai patenka į magistralę neužfiksuodami registrų. Kai centrinis procesorius yra pagrindinis magistralėje, tada signalų reikšmės linijose L.A.<23...17>
tiesa signalo generavimo metu RUŠAS ir prieigos ciklo pabaigoje jie gali turėti savavališką reikšmę. Jei magistralėje yra DMA valdiklis, signalai L.A.<23...17>
tiesa prieš prasidedant signalui - MEMR arba -MEMW ir saugomi iki ciklo pabaigos. Atliekant prieigos prie atminties ciklus, signalai L.A.<23...17>
visada yra teisingi, o pasiekiant įvesties / išvesties įrenginius šie signalai yra loginiame „0“ lygyje. Atliekant regeneravimo ciklus, linijų būklė L.A.<23...17>
yra neapibrėžtas ir visi magistralės ištekliai turi išlaikyti savo išėjimus šiose linijose trečiojoje būsenoje. REKOMENDACIJOS: „užfiksuojantiems“ signalams L.A. Turėtų būti naudojami tik registrai su potencialia įvestimi. Taip yra todėl, kad šiuo atveju naujas tikras adresas pasirodys registro išvestyje signalo pradžioje RUŠAS(o ne ant krentančio krašto) ir, be to, kai kurio nors kito pagrindinio, o ne procesoriaus, prieigos prie atminties ciklų signalas RUŠAS yra palaikoma loginėje "1" būsenoje, o registras su potencialiu įėjimu tiesiog taps signalo kartotuvu L.A.(to šiuo atveju reikia). IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra pagrindinė magistralės, tada signalai L.A.<23...17>
turi būti teisinga prieš prasidedant signalui - MEMR arba -MEMW ir taip lieka iki ciklo pabaigos. -ATNAUJINTI(reikia atsiminti, kad išorinė plokštė tai gali padaryti tik būdama magistralėje), tada regeneravimo valdiklis generuos adresų signalus, todėl išorinė plokštė turėtų perduoti savo adresų išėjimus į trečiąją būseną. Signalas -SBHE(System Bus High Enable – įgalinkite aukštą sistemos magistralės baitą) įgalina centrinis procesorius, kad rodytų visiems magistralės ištekliams, kad linijos SD<15...8>
siunčiamas baitas duomenų. Signalai -SBHE Ir SA0 naudojami nustatant, kuris baitas per kurią duomenų magistralės pusę siunčiamas (pagal 3.1 lentelę). Signalas -SBHE negeneruoja regeneravimo valdiklis, kai užgrobia magistralę, nes nėra baitų pertvarkymo ir nėra tikro duomenų nuskaitymo. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė tampa pagrindine magistrale, ji turi duoti signalą -SBHE kaip ir centrinis procesorius. Jei išorinė plokštė, kuri yra pagrindinė magistralės, generuoja signalą -ATNAUJINTI, tada jo signalo išvestis -SBHE turi būti perkeltas į trečiąją valstybę. RUŠAS Signalas RUŠAS(Maistralės adreso užrakto įjungimas – leidimas „užfiksuoti“ adresą magistralėje) yra blyksnis, skirtas adresams rašyti išilgai linijų L.A.<23...17>
ir praneša magistralės ištekliams, kad adresas yra tikras ir gali būti įtrauktas į registrą. Šis signalas taip pat informuoja magistralės išteklius, kad signalizuoja S.A.<19...0>
Ir -SBHE yra tiesa. Kai magistralę užfiksuoja DMA valdiklis, signalas RUŠAS visada yra lygus loginiam "1" (pagamintas pagrindinėje plokštėje), nes signalai L.A.<23...17>
Ir S.A.<19...0>
tiesa prieš sugeneruojant komandų signalus. Jei regeneravimo valdiklis tampa magistraliniu valdikliu, tada linijoje RUŠAS Logic one level taip pat palaikoma, nes adresų signalai S.A.<19...0>
tiesa prieš komandinių signalų pradžią. IŠORĖS PLOKŠTŲ SAVYBĖS Kai magistralę užfiksuoja išorinė plokštė, signalas RUŠAS yra palaikoma pagrindinės plokštės loginėje "1" būsenoje per visą magistralės fiksavimo laiką. Adreso signalai L.A.<23...17>
Ir S.A.<19...0>
turi būti teisinga tuo metu, kai plokštė įjungia komandų signalus. Jei centrinis procesorius yra pagrindinis magistralės procesorius ir išorinėje plokštėje atlieka prieigos prie išteklių ciklą, tada signalai L.A.<23...17>
yra teisingi tik trumpą laiką, todėl BALE signalas turi būti naudojamas adresui „užfiksuoti“ registre. Kai magistralę užfiksuoja bet koks įrenginys, išskyrus centrinį procesorių, BALE linija palaikoma loginiame „1“ lygyje. AEN Signalas AEN Adreso įgalinimas įjungiamas, kai DMA valdiklis tampa magistraliniu valdikliu ir informuoja visus magistralės išteklius, kad magistralėje veikia DMA ciklai. Leidžiamas signalas AEN taip pat informuoja visus įvesties/išvesties įrenginius, kad DMA valdiklis nustatė atminties adresą ir įvesties/išvesties įrenginys turi būti išjungtas signalo trukmei. AEN adreso dekodavimas. Šis signalas išjungiamas, jei magistralėje yra pagrindinis procesorius arba regeneravimo valdiklis. IŠORĖS PLOKŠTŲ SAVYBĖS Jei atlikdama magistralės gavimo procedūrą išorinė plokštė generuoja signalą -MASTER, DMA valdiklis išjungia AEN signalą, kad išorinė plokštė galėtų pasiekti įvesties / išvesties įrenginius. SD<7...0>
Ir SD<15...8>
Linijos SD<7...0>
Ir SD<15...8>
, kaip taisyklė, taip pat vadinamas duomenų magistrale ir išilgai linijos SD15 perduodamas reikšmingiausias bitas, ir išilgai linijos SD0- mažiausiai reikšmingas bitas. SD linijos<7...0>- žema pusė duomenų magistralės, SD<15...0>
- aukštoji duomenų magistralės pusė. Visi 8 bitų ištekliai gali bendrauti tik žemoje duomenų magistralės pusėje. Duomenų mainai tarp magistralėje esančio 16 bitų pagrindinio įrenginio ir 8 bitų resurso palaikomi pagrindinėje plokštėje esančiu baitų keitikliu (jo veikimą iliustruoja 3.1 lentelė ir 3.1 pav.). IŠORĖS PLOKŠTŲ SAVYBĖS Jei signalas - ATNAUJINTIĮjungta, išorinės plokštės turi perkelti savo išėjimus duomenų magistrale į trečiąją būseną, nes atminties regeneravimo ciklų metu duomenys neperkeliami. Šios grupės signalai valdo ir prieigos ciklų, atliekamų magistralėje, trukmę ir tipus. Grupę sudaro šeši komandiniai signalai, du parengties signalai ir trys signalai, kurie nustato ciklo dydį ir tipą. Komandiniai signalai nustato įrenginio tipą (atmintis arba radijo banga) ir perdavimo kryptį (rašymas ar skaitymas). Paruošti signalai valdo prieigos ciklo trukmę, trumpindami arba, atvirkščiai, pailgindami. - MEMR Ir -SMEMR Signalas - MEMR(Atminties skaitymas) įgalina magistralėje esantį pagrindinį įrenginį, kad nuskaitytų duomenis iš atminties adresu, kurį nustato signalai išilgai linijų L.A.<23...17>
Ir S.A.<19...0>
. Signalas -SMEMR(Sistemos atminties skaitymas) yra funkciškai identiškas -MEMR, išskyrus tai, kad signalas -SMEMRįjungta, kai nuskaitoma atmintis per pirmąjį adresų erdvės megabaitą. Signalas -SMEMR - MEMR - MEMR 10 nanosekundžių ar mažiau. IŠORĖS PLOKŠTŲ SAVYBĖS - MEMR, nuo signalo -SMEMR gali išspręsti tik pagrindinė plokštė, kai nuskaito iš atminties pirmajame adresų erdvės megabaite. Jei išorinė plokštė leidžia signalą -ATNAUJINTI - MEMRį trečiąją būseną, taigi po to, kai signalas bus išspręstas -ATNAUJINTI regeneracijos valdiklis įjungs šį signalą. -MEMW Ir -SMEMW Signalas -MEMW(Atminties rašymas) įgalina magistralėje esantį pagrindinį įrenginį, kad įrašytų duomenis į atmintį adresu, kurį nustato signalai išilgai linijų L.A.<23...17>
Ir S.A.<19...0>
. Signalas -SMEMW(System Memory Write) yra funkciškai identiškas -MEMW, išskyrus tai, kad signalas -SMEMWįjungta, kai rašoma į atmintį per pirmąjį adreso erdvės megabaitą. Signalas -SMEMW generuojamas pagrindinėje plokštėje iš signalo -MEMW ir todėl vėluoja signalo atžvilgiu - MEMR 10 ns ar mažiau. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė tampa pagrindine magistrale, ji gali įjungti tik signalą -MEMW, nuo signalo -SMEMW gali išspręsti tik pagrindinė plokštė, kai įrašoma į atmintį pirmame adresų erdvės megabaite. Jei išorinė plokštė leidžia signalą -ATNAUJINTI, tada jis turi perjungti savo išvestį pagal signalą -MEMWį trečią valstybę. -Aš/ARBA Signalas -Aš/ARBA(Įvesties / išvesties skaitymas – įvesties / išvesties įrenginio skaitymas) įgalina magistralėje esantį pagrindinį įrenginį, kad galėtų nuskaityti duomenis iš įvesties / išvesties įrenginio adresu, kurį nustato signalai. S.A.<15...0>
. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė leidžia signalą -ATNAUJINTI, tada jis turi perjungti savo išvestį pagal signalą -Aš/ARBAį trečią valstybę. -I/OW Signalas -I/OW(I/O Write – rašymas į įvesties/išvesties įrenginius) įgalina magistralėje esantį pagrindinį įrenginį įrašyti duomenis į I/O įrenginį adresu, kurį nustato signalai. S.A.<15...0>
. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė leidžia signalą -ATNAUJINTI, tada jis turi perjungti savo išvestį pagal signalą -IOWį trečią valstybę. -MEM CS16 Signalas -MEM CS16 Atminties ciklo pasirinkimą įgalina 16 bitų atmintis, kad būtų pranešta pagrindiniam magistraliniam magistralės atmintis, kurią ji pasiekia, yra 16 bitų ir turėtų atlikti 16 bitų prieigos ciklą. Jei šis signalas išjungtas, magistralėje galima atlikti tik 8 bitų prieigos ciklą. Prieinama atmintis turi generuoti šį signalą iš adreso signalų L.A.<23...17>
. -MEM CS16 REKOMENDACIJOS: signalų dekodavimas L.A. išorinėje 16 bitų atminties plokštėje signalas turi būti įjungtas -MEM CS16, jei magistralėje nustatytas adresas yra šios išorinės plokštės adresas. Kadangi šis signalas fiksuojamas pagrindinėje plokštėje, kaip taisyklė, krentančioje signalo briaunoje RUŠAS, tada LA signalų dekodavimo ir vėlesnio formavimo grandinė -MEM CS16 turi turėti mažiausią galimą delsą (kompiuteriams, kurių procesoriaus dažnis 20 MHz, ne daugiau kaip 20 ns). IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra 16 bitų atmintis, ji turi apie tai informuoti magistralės valdiklį, įjungdama signalą -MEM CS16. S.A.<15...0>
ir kai kurie I/O įrenginiai atsitiktinai įjungs signalą dekoduodami šį adresą -I/O CS16, tada išorinė plokštė turėtų to nepaisyti per prieigos prie atminties ciklą. -I/O CS16 Signalas -I/O CS16(Įvesties / išvesties ciklo pasirinkimas) yra įjungtas 16 bitų įvesties / išvesties, kad informuotų magistralės pagrindinį įrenginį, kad įvesties / išvesties, prie kurios jis prisijungia, organizacija yra 16 bitų ir ji turėtų atlikti 16 bitų prieigos ciklą. Jei šis signalas išjungtas, magistralėje galima atlikti tik 8 bitų oro prieigos ciklą. Oro įrenginys, prie kurio atliekamas prieigos ciklas, turi generuoti šį signalą iš adresų signalų S.A.<15...0>
. PASTABA: DMA valdiklis ir regeneravimo valdiklis ignoruoja signalą -I/O CS16 atliekant DAP ir atminties regeneravimo ciklus. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra 16 bitų ore esantis įrenginys, jis turi apie tai informuoti magistrantą, įjungdamas signalą -I/O CS16. Jei išorinė plokštė, būdama pagrindinė magistralės valdikliu, generuoja adreso signalus L.A.<23...17>
ir kai kurie atminties įrenginiai atsitiktinai įjungs signalą dekoduodami šį adresą -MEM CS16, tada išorinė plokštė turėtų to nepaisyti per prieigos prie ore esančio įrenginio ciklą. I/O CH RDY Signalas I/O CH RDY(I/O Channel Ready) yra asinchroninis signalas, generuojamas įrenginio, pasiekiamo per magistralę. Jei šis signalas išjungtas, prieigos ciklas pailgės, nes prie jo bus pridedami laukimo ciklai draudimo laikotarpiui. Kai magistralėje yra pagrindinis procesorius arba išorinė plokštė, kiekvienas laukimo ciklas yra pusė dažnio laikotarpio SYSCLK(dėl laikrodžio dažnio SYSCLK=8 MHz laukimo laikrodžio trukmė – 62,5 ns). Jei magistralėje yra DDP valdiklis, kiekvienas laukimo ciklas yra vienas periodas SYSCLK(Dėl SYSCLK=8 MHz – 125 ns). Kai pasiekiate išorinės plokštės atmintį, CPU visada automatiškai įterpia vieną laukimo ciklą (jei signalas -0WS išjungtas), todėl, jei išorinė plokštė turi pakankamai ciklo laiko su vienu laukimo ciklu, išjunkite signalą I/O CH RDY neprivaloma. PASTABA: Vykdydami DMA ciklus, įvesties / išvesties įrenginiai neturėtų generuoti šio signalo, nes įvesties / išvesties įrenginys įjungia DRQ signalą tik po to, kai įvesties / išvesties įrenginys gali priimti arba išsiųsti tikrus duomenis ir reikalingas papildomas ciklo trukmės valdymas. signalą. I/O CH RDY Nr. Tik atminties įrenginiai DMA ciklų metu gali įjungti šį signalą. ĮSPĖJIMAS: signalas I/O CH RDY negali būti išjungtas ilgiau nei 15 μs, nes pažeidžiant šį reikalavimą galimas duomenų praradimas dinaminėse atminties lustuose. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra pagrindinė magistralės plokštė, ji turi priimti ir analizuoti signalą I/O CH RDY kai atlieka prieigos ciklus prie kitų išteklių. Kai išorinė plokštė veikia kitais režimais, ji turi įjungti šį signalą, kai yra pasirengusi užbaigti ciklą. I/O CH RDY ir atlikti visus prieigos ciklus kaip įprastus 8 arba 16 bitų atminties prieigos ciklus. Todėl montuojant išorinę plokštę į kompiuterį, todėl reikia pratęsti signalo prieigos ciklą I/O CH RDY, tikrai turėtumėte įsitikinti, kad jūsų kompiuteryje nėra tokios netinkamai suprojektuotos išorinės plokštės. -0WS Signalas -0WS(0 laukimo būsenų – 0 laukimo ciklų) yra vienintelis signalas visoje magistralėje, kurį reikia sinchronizuoti su dažniu, kai magistralėje jį gauna pagrindinis SYSCLK. Jį įjungia procesoriaus arba išorinės plokštės prieiga prie resurso ir informuoja magistralinį magistralę, kad prieigos ciklas turi būti baigtas neįdedant laukimo laikrodžio. PASTABA: nors šis signalas prijungtas prie 8 bitų kortelės lizdo, jo negali naudoti 8 bitų šaltinis. Jį galima naudoti tik norint pasiekti 16 bitų atmintį, įdiegtą lizde, kai centrinis procesorius arba išorinė plokštė yra pagrindinė magistralės dalis. Šis signalas nepaisomas, kai pasiekiamas oro šaltinis arba kai DMA valdiklis arba regeneravimo valdiklis yra pagrindinis magistralės valdiklis. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra pagrindinė magistralės plokštė, ji turi gauti signalą -0WS iš išteklių, kuriuos jis pasiekia, ir atlikti prieigos ciklus tiems ištekliams be papildomų laukimo ciklų. Kai išorinė plokštė yra 16 bitų atminties, ji turi įjungti signalą -0WS, jei šios atminties greitis leidžia atlikti prieigos ciklus neįterpiant papildomo laukimo ciklo. DĖMESIO! Deja, kai kurios išorinės plokštės, tapusios magistralėmis, signalą ignoruoja -0WS ir atlikti visus prieigos ciklus kaip įprastus 8 arba 16 bitų atminties prieigos ciklus. -ATNAUJINTI Signalas -ATNAUJINTI(Atnaujinimas) įjungia atnaujinimo valdiklis, kad praneštų visiems magistralėje esantiems įrenginiams, kad vyksta atminties atnaujinimo ciklai. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra pagrindinė magistralės plokštė, ji turi įjungti signalą -ATNAUJINTI atminties regeneravimo užklausai. Tokiu atveju regeneravimo ciklas bus vykdomas, net jei regeneravimo valdiklis nėra magistralės pagrindinis valdiklis. Centrinių valdymo signalų grupę sudaro įvairaus dažnio signalai, valdymo signalai ir paklaidos. Signalas - MEISTRO(Master) turi būti generuojamas tik išorinės plokštės, kuri nori tapti magistralės magistrale. DĖMESIO! Jei signalas - MEISTROįjungta ilgiau nei 15 µs, tada išorinė plokštė turi paprašyti atminties atnaujinimo ciklo įjungdama signalą -ATNAUJINTI. IŠORĖS PLOKŠTŲ SAVYBĖS Signalas - MEISTRO leidžia išorinė plokštė, kuri tampa pagrindine magistrale, tik gavusi atitinkamą signalą -DUKAS iš DDP valdiklio. Po signalo - MEISTRO bus įjungtas, išorinė plokštė turi palaukti bent vieną dažnio laikotarpį SYSCLK, prieš pradedant generuoti adreso ir duomenų signalus ir mažiausiai du laikotarpius SYSCLK prieš komandinių signalų generavimą. -I/O CH CK Signalas -I/O CH CK(Įvesties / išvesties kanalo patikrinimas) gali būti išspręstas naudojant bet kurį magistralės šaltinį kaip mirtiną klaidos pranešimą, kurio negalima ištaisyti. Tipiškas tokios klaidos pavyzdys yra pariteto klaida prieigos prie atminties metu. Signalas - I/O CH CK turi būti įjungtas mažiausiai 15 ns. Jei generuojant šį signalą pagrindinis magistralės valdiklis buvo DMA valdiklis arba regeneravimo valdiklis, tada signalas -I/O CH CK bus įrašytas į pagrindinės plokštės registrą ir apdorojamas tik centriniam procesoriui tapus pagrindiniu magistralėje. Šis signalas dažniausiai yra prijungtas prie procesoriaus nemaskuojamo pertraukimo įvesties, o jo generavimas priverčia kompiuterį nustoti normaliai veikti. IŠORĖS PLOKŠTŲ SAVYBĖS Jei signalas -I/O CH CK yra įjungtas tuo momentu, kai magistralėje esanti pagrindinė plokštė yra išorinė plokštė, ji įrašoma į pagrindinės plokštės registrą ir bus apdorojama tik po to, kai magistralę užfiksuos centrinis procesorius. NUSTATYTI DRV Signalas NUSTATYTI DRV(Reset Driver) generuoja centrinis procesorius, kad iš pradžių būtų nustatyti visi prieigos ištekliai magistralėje, kai įjungiamas maitinimas arba nukrenta jos įtampa. Minimali šio signalo skiriamoji geba yra 1 ms. IŠORĖS PLOKŠTŲ SAVYBĖS Išorinės plokštės turi perjungti savo išėjimus į trečiąją būseną visą šio signalo generavimo laiką. SYSCLK Signalas SYSCLK(System Clock - sistemos dažnis) šioje knygoje daroma prielaida, kad ji yra 8 MHz, nors paprastai šis dažnis yra toks pat kaip pagrindinės plokštės centrinio procesoriaus laikrodžio dažnis, tačiau 50% (pagal trukmę) loginio „1“. Visi autobusų ciklai yra proporcingi SYSCLK, bet visi signalai autobuse, išskyrus -0WS, nesinchronizuotas su SYSCLK. IŠORĖS PLOKŠTŲ SAVYBĖS Kai išorinė plokštė yra magistralinė, ji gali būti naudojama SYSCLK ciklo trukmei nustatyti, bet ne generuojant -0WS, galima naudoti bet kokį sinchronizacijos signalą. O.S.C. Signalas O.S.C. generuoja pagrindinė plokštė visada fiksuotu 14,3818 MHz dažniu su 45-55% (trukmė) loginiame lygyje "1". Signalas O.S.C. nesinchronizuotas su jokiu SYSCLK su bet kokiu kitu signalu magistralėje, todėl negali būti naudojamas programoms, kurias reikia sinchronizuoti su kitais signalais. Istoriškai atrodė, kad šis signalas palaiko pirmuosius spalvotų monitorių valdiklius, skirtus asmeniniams kompiuteriams iš IBM PC serijos. Šį signalą patogu naudoti su išorinėmis kortelėmis, nes jis yra vienodas visuose su IBM PC/AT suderinamuose kompiuterių modeliuose. Pertraukimo signalų grupė naudojama prašyti pertraukti CPU. PASTABA: Pertraukimo užklausos signalai paprastai prijungiami prie Intel 8259A tipo pertraukimo valdiklio. Nepaisant to, kad bet kuris magistralėje esantis valdiklis turi prieigą prie pertraukimų valdiklių (kaip ir UVV), programinės įrangos suderinamumo sumetimais tik centrinis procesorius gali aptarnauti pertraukimo valdiklį. IRQ<15,14,12,11,10>
IRQ<9,7...3>
Pertraukimo gali prašyti ištekliai tiek pagrindinėje plokštėje, tiek išorinėse plokštėse, išsprendžiant atitinkamą signalą IRQ. Signalas turi likti įjungtas, kol CPU patvirtina pertraukimą, o tai paprastai reiškia, kad CPU pasiekia išteklius, kurie paprašė pertraukti. IŠORĖS PLOKŠTŲ SAVYBĖS Pertraukimo užklausa įrašoma į trigerį pertraukimo valdiklyje, esančiame kylančiame pertraukimo prašymo signalo krašte, ir turi būti generuojama mikroschemomis su įprastiniais TTL išėjimais. Todėl, pasirinkdami išorinės kortelės pertraukimo užklausos eilutę, turėtumėte įsitikinti, kad šioje eilutėje nėra jokios kitos išorinės kortelės. Šie signalai palaiko duomenų perdavimo ciklus tiesioginės prieigos prie atminties metu. PASTABA: DMA kanalai<3...0>palaiko tik 8 bitų duomenų perdavimą. DDP kanalai<7...5>palaiko tik 16 bitų duomenų perdavimą. DRQ<7...5,0>
DRQ<3,2,1>
Signalai DRQ(DMA užklausa) išsprendžia pagrindinės plokštės arba išorinių plokščių ištekliai, kad būtų galima paprašyti DMA valdiklio aptarnavimo arba užgrobti magistralę. Signalas DRQ turi būti įjungtas, kol DMA valdiklis įjungs atitinkamą signalą -DUKAS. IŠORĖS PLOKŠTŲ SAVYBĖS Signalai DRQ yra generuojami iš įprastų TTL mikroschemų išėjimų, todėl montuojant išorinę plokštę į ISA magistralės lizdą, reikia teisingai pasirinkti DMA kanalą, kurio neturėtų užimti kitos išorinės plokštės. -DUKAS<7...5,0>
-DUKAS<3,2,1>
Signalai -DUKAS(DMA patvirtinimas – DMA patvirtinimas) leidžia DMA valdiklis kaip užklausos signalų patvirtinimą. DRQ<7...5,3...0>
. Atitinkamo signalo skiriamoji geba -DUKAS reiškia, kad bus pradėti DMA ciklai arba išorinė plokštė užfiksavo magistralę. T/C Signalas T/C(Terminal Count) įjungia DDP valdiklis, kai baigiamas duomenų perdavimų skaičius bet kuriame DMA kanale, ty baigiami visi duomenų perdavimai. Maitinti išorines plokštes magistrale YRA Naudojamos 5 nuolatinės srovės maitinimo įtampos: +5 V, -5 V, +12 V, -12 V, 0 V (dėklas - Įžeminimas). Visos maitinimo linijos yra prijungtos prie 8 bitų jungties, išskyrus vieną +5 V liniją ir vieną korpuso liniją ant papildomos jungties. Didžiausias leistinas išorinės plokštės srovės suvartojimas kiekvienai maitinimo įtampai pateiktas lentelėje. 4.1. 4.1 lentelė. Maksimalus išorinės plokštės suvartojimas Įtampa DĖMESIO! Lentelėje pateikti duomenys. 4.1 nereiškia, kad kiekviena iš lizduose sumontuotų išorinių kortelių gali vartoti tokias sroves. Lentelėje tik nurodoma, kokios srovės gali praeiti per išorinės plokštės jungtį (-es). Bendras leistinas visų išorinių kortelių srovės suvartojimas paprastai ribojamas kompiuterio maitinimo šaltinio. Todėl prieš montuodami naują išorinę kortelę į magistralės lizdą, turėtumėte išsiaiškinti, ar yra tinkamas šios kortelės srovės suvartojimo rezervas kompiuterio maitinimo šaltinyje. Autobusų dviračiai YRA visada asinchroninis atžvilgiu SYSCLK. Įvairūs signalai įjungiami ir išjungiami bet kuriuo metu; leistinais intervalais atsako signalai taip pat gali būti generuojami bet kuriuo metu. Vienintelė išimtis yra signalas -0WS, kuri turi būti sinchronizuota su SYSCLK. Autobuse yra 4 atskiri ciklo tipai: Prieiga prie šaltinio, RAP,
Regeneracija, Padangų gaudymas. Ciklas Prieiga prie šaltinio Vykdoma, jei centrinis procesorius arba išorinė plokštė, kaip pagrindinis valdiklis, bendrauja su įvairiais magistralės ištekliais. DMA ciklas vykdomas, jei DMA valdiklis yra pagrindinis magistralės ir atlieka duomenų perdavimo ciklus tarp atminties ir ore esančio įrenginio. Atkūrimo ciklą atlieka tik regeneravimo valdiklis, kad atkurtų dinamines atminties lustus. Autobusų fiksavimo ciklą atlieka išorinė plokštė, kad taptų magistralės meistru. Struktūriškai ciklai skiriasi magistralėje esančio pagrindinio įrenginio tipu ir joje esančių prieigos išteklių tipais. Ciklo tipas yra skirtingų tipų dėl skirtingos kiekvieno tipo ciklo trukmės. Yra trys ciklo tipai Prieiga prie šaltinio: ciklas su 0 laukimo ciklų – šis ciklas yra trumpiausias iš visų galimų; normalus ciklas – atliekant tokį ciklą, prieigos resursas nedraudžia parengties signalo I/O CH RDY- nuo šiol tokio tipo ciklas bus tiesiog vadinamas normaliu; išplėstinis ciklas – vykdant tokį ciklą prieigos resursas išjungia parengties signalą I/O CH RDY už laiką, reikalingą ištekliui gauti ar perduoti duomenis – nuo šiol tokio tipo ciklas bus vadinamas išplėstiniu. PDP ir regeneravimo ciklai taip pat yra dviejų tipų: normalūs ir išplėstiniai, remiantis tomis pačiomis aukščiau aprašytomis sąlygomis, visų tipų ciklai bus išsamiai aprašyti ir, be to, skyriuje. 6 paveiksle parodytos visų tipų ciklų laiko diagramos. CPU pradeda ciklą Prieiga prie šaltinio signalo generavimas RUŠAS, informuodamas visus išteklius apie adreso teisingumą linijose S.A.<19...0>
, taip pat adresų taisymui pagal išteklius išilgai linijų L.A.<23...17>
. Ištekliai turi nurodyti CPU signalo skiriamąją gebą -MEM CS16 arba -I/O CS16 kad ciklas turi būti 16 bitų; kitu atveju ciklas baigsis kaip 8 bitų. CPU taip pat pateikia instrukcijas - MEMR, -MEMW,
-IORC Ir -IOWC apibrėžiantis resurso tipą (atminties arba radijo bangos), taip pat duomenų perdavimo kryptį. Jei atmintis pasiekiama per pirmąjį adreso erdvės megabaitą, signalas taip pat bus išspręstas -SMEMR arba -SMEMW. Prieigos šaltinis, kuriam reikia pakeisti ciklo laiką, turi atsakyti signalu -0WS arba I/O CH RDY informuoti centrinį procesorių apie prieigos ciklo trukmę. IŠORĖS PLOKŠTŲ SAVYBĖS Išorinė plokštė, kuri užfiksavo magistralę, taip pat pradeda prieigos ciklą generuodama adreso signalus, tačiau, skirtingai nei CPU, nepatvirtina adreso signalu RUŠAS. Šio signalo linijoje pagrindinė plokštė palaiko loginį „1“ lygį visą laiką, kai magistralę užfiksuoja išorinė plokštė. Todėl išorinė plokštė turi duoti tikrus signalus abiejose linijose S.A.<19...0>
ir išilgai linijų L.A.<23...17>
prieš pradedant įjungti komandų signalus, išlaikant adresą iki ciklo pabaigos. Išorinė plokštė taip pat turi turėti galimybę analizuoti signalą -MEM CS16 Ir -I/O CS16 ir pagal šiuos signalus nutraukia 16 arba 8 bitų kilpą. Prieigos ciklas su 0 laukimo ciklų yra trumpiausias ciklas autobuse. Šią kilpą galima vykdyti tik tada, kai centrinis procesorius arba išorinė plokštė (kai magistralėje yra pagrindinė) pasiekia 16 bitų atmintį. Ciklo pradžioje kapitonas turi nustatyti adresą eilutėse L.A.<23...17>
norėdami pasirinkti 128 KB atminties bloką. Jei signalas neleidžiamas -MEM CS16, tada ciklas baigsis kaip 8 bitų (įprastas arba išplėstinis), o ciklas su 0 laukimo ciklų nebus vykdomas. Jei ištekliai leidžia signalą -MEM CS16, tada jis turi įjungti signalą -0WS tinkamu laiku po komandos signalo paskelbimo - MEMR arba -MEMW užbaigti ciklo 0 laukimo ciklų. Kai signalas draudžiamas -0WS ciklas baigiasi įprastai arba pailgėja. PASTABOS: Jei signalas -0WS yra leidžiamas prieigos resurso, tada pagrindiniam įrenginiui nereikia signalo leidimo I/O CH RDY– jis ignoruojamas. Tik signalas -0WS yra autobuse YRA sinchroninis atžvilgiu SYSCLK signalas. IŠORĖS PLOKŠTŲ SAVYBĖS Išorinė plokštė, perėmusi magistralę, atlieka prieigos ciklą su 0 laukimo ciklų, kaip ir centrinis procesorius. Įprastą kilpą gali vykdyti centrinis procesorius arba išorinė plokštė (jei jai priklauso magistralė), kai pasiekiate 8 arba 16 bitų įrenginį arba atmintį. Išdavęs adreso signalus į magistralę, pagrindinis įjungia komandų signalus - MEMR,
-MEMW, -Aš/ARBA arba -I/OW. Atsakydamas išteklius turi išspręsti signalą I/O CH RDY tinkamu laiku, kitaip ciklas baigsis kaip pratęstas. Leidimas I/O CH RDY verčia kapitoną užbaigti ciklą per nustatytą laikotarpį (šis laikotarpis yra periodo kartotinis SYSCLK, bet nėra su juo sinchronizuojamas). Normalaus ciklo trukmę lemia signalo skyros laikas - MEMR,
-MEMW, -Aš/ARBA arba -I/OW o tai savo ruožtu priklauso nuo duomenų dydžio ir prieigos šaltinio adreso. Išplėstą kilpą gali vykdyti centrinis procesorius arba išorinė plokštė (jei jai priklauso magistralė), kai pasiekiate 8 arba 16 bitų įrenginį arba atmintį. Magistralės valdiklis vykdo išplėstinę kilpą, jei prieiga prie šaltinio neįjungia signalo tinkamu laiku po komandos signalo įjungimo. I/O CH RDY. Valdytojas ir toliau įjungia komandos signalą, kol išteklius leidžia signalą I/O CH RDY. Pailginto ciklo laikotarpis taip pat yra kartotinis SYSCLK Regeneracijos valdiklis bando perimti magistralę po 15 µs nuo paskutinio regeneravimo ciklo dviem būdais: jei magistralė priklauso centriniam procesoriui, tada, įvykdžius dabartinę komandą, ji perduoda magistralę regeneravimo valdikliui; jei magistralė priklauso DMA valdikliui, magistralė bus perduota į regeneravimo valdiklį tik DMA valdikliui baigus duomenų perdavimo ciklus. Šių signalų tikslas regeneravimo ciklo metu turi originalų aiškinimą: -ATNAUJINTI- šio signalo skiriamoji geba rodo regeneracijos ciklo pradžią; Adresas- regeneravimo valdiklis generuoja tik signalus per SA adreso linijas<7...0>, likę adreso signalai nėra apibrėžti; - MEMR- signalas - MEMRįjungtas regeneravimo valdiklio, o -SMEMR signalas bus įjungtas pagrindinėje plokštėje; SD<15...0>
- regeneravimo valdiklis ignoruoja duomenų linijas ir visi magistralės ištekliai reikalingi, kad jų išvestis duomenų linijomis būtų perduodama į trečiąją būseną; Regeneracijos valdiklis ignoruoja šiuos signalus: -MEM CS16 -I/O CS16 IŠORĖS PLOKŠTŲ SAVYBĖS Kai išorinė plokštė yra pagrindinė magistralės plokštė, ji turi savarankiškai įjungti signalą -ATNAUJINTI pradėti atminties regeneravimo ciklą. Įprastą regeneracijos ciklą pradeda regeneravimo valdiklis, įjungdamas signalą - MEMR, atsakydamas išteklius turi išspręsti signalą I/O CH RDY tinkamu laiku, kitaip ciklas baigsis kaip pratęstas. Ciklo trukmę iš tikrųjų lemia tik signalo trukmė - MEMR. Regeneravimo valdiklis atlieka pratęstą ciklą, jei bent vienas prieigos šaltinis neleidžia signalo I/O CH RDY tinkamu laiku po signalo išsprendimo - MEMR. Regeneracijos valdiklis ir toliau įjungia signalą - MEMR prieš signalą I/O CH RDY bus įjungtas visais autobuso ištekliais. Pailginto ciklo laikotarpis taip pat yra kartotinis SYSCLK, bet nėra su juo sinchronizuojamas. DMA ciklas panašus į prieigos ciklą, kurį atlieka kitas magistralės savininkas. DMA ciklai pradedami įjungus signalą -DUKAS DDP valdiklis. Perduodamų duomenų dydis priklauso nuo naudojamo DMA kanalo: kanalai nuo 0 iki 3 yra apibrėžti 8 bitų duomenų perdavimui, o kanalai nuo 5 iki 7 – 16 bitų duomenų perdavimui. Signalai -MEM CS16 Ir -I/O CS1 6 nepaiso pats DMA valdiklis, tačiau šiuos signalus naudoja pagrindinės plokštės baitų maišytuvas. DMA ciklai atliekami tik tarp atminties ir I/O įrenginių. DMA valdiklio generuojamuose adresų signaluose yra tik atminties adresas, o oro adreso nėra. Duomenų siuntimo procesas DMA cikle veikia taip: duomenų šaltinis įkelia duomenis į magistralę, o duomenų imtuvas turi būti pasirengęs juos priimti tuo pačiu metu. Taip pat vienu metu įjungiamos rašymo ir skaitymo komandos, kad būtų galima tinkamai pasirinkti persiuntimo kryptį. Tokiu atveju skaitymo signalas būtinai įjungiamas prieš rašymo signalą, kad būtų išvengta susidūrimo tarp duomenų buferių dviejuose šaltiniuose. Oro įrenginys, prašantis DMA režimo magistralėje, leidžia signalą DRQ atitinkamą kanalą. Jei magistralės pagrindinis procesorius yra centrinis procesorius, jis atleidžia magistralę DMA valdikliui, kuris savo ruožtu praneša oro valdikliui su signalo leidimu. -DUKAS kad prasideda RAP ciklas. Kadangi DMA valdiklis sukuria tik atminties adresą, ore esantis įrenginys turi naudoti signalus -Aš/ARBA, -I/OW Ir -DUKAS duomenims priimti arba perduoti DMA režimu. DMA ciklas prasideda signalo įjungimu -DUKAS atitinkamą kanalą, taip pat signalą AEN. Signalo raiška AEN DMA valdiklis praneša visiems magistralės ištekliams, kad adresus ir komandų signalus generuoja DMA valdiklis, o ne centrinis procesorius, regeneravimo valdiklis ar išorinė plokštė. Išsprendus komandų signalus, DMA valdiklis analizuoja signalą I/O CH RDY ciklo trukmei nustatyti. Jei ciklas pailgėja, pailgėjimo laikotarpis yra dvigubo laikotarpio kartotinis SYSCLK, nors ir nesinchronizuotas su SYSCLK. PASTABA: Duomenys, įrašyti į atmintį arba ore esantį įrenginį, turi būti teisingi prieš įjungiant rašymo komandą ir išlikti teisingi, kol įrašymo komanda išjungiama. Įprastą kilpą DMA valdiklis atlieka 8 arba 16 bitų duomenų perdavimui. DMA valdiklis įgalina signalus - MEMR, -MEMW,
-Aš/ARBA Ir -I/OW, o atmintis, su kuria atliekamas keitimas, turi leisti signalą I/O CH RDY tinkamu laiku, kitaip ciklas baigsis kaip pratęstas. Signalo raiška I/O CH RDY priverčia valdiklį užbaigti kilpą per nustatytą laikotarpį; šis laikotarpis yra laikotarpio kartotinis SYSCLK, bet nėra su juo sinchronizuojamas. Signalo skyros trukmė - MEMR, -MEMW,
-Aš/ARBA Ir -I/OW nustato viso ciklo trukmę, o ši trukmė priklauso nuo skirtingų adresų erdvių duomenų dydžio. Išplėstinį DMA ciklą DMA valdiklis vykdo taip pat kaip ir įprastą ciklą, išskyrus tai, kad išplėstiniame cikle signalas I/O CH RDY nėra įjungtas tinkamu laiku po komandos signalo įjungimo. DPM valdiklis ir toliau leidžia komandų signalus, kol ore esantis įrenginys leidžia signalą I/O CH RDY. Laikotarpis, kuriuo ciklas pratęsiamas, šiuo atveju yra dvigubo laikotarpio kartotinis SYSCLK, nors ir nesinchroniškai su SYSCLK. PASTABA: Adreso signalai L.A.<23...0>
Įprasto prieigos ciklo metu prieigos ištekliai turi būti įrašyti į registrą, kad įsimintų adresą per visą ciklą. Skirtingai nuo įprastų kilpų, vykdant DMA kilpas, šie adreso signalai tinka visai DMA kilpai. DĖMESIO! DMA kanalai, kuriuos išorinės kortelės naudoja magistralei užfiksuoti, turi būti užprogramuoti pakopiniu režimu. Bet kuri išorinė kortelė, įdiegta lizde, gali tapti pagrindine ISA magistralės pagrindine kortele. Magistralės gaudymo išorinė plokštė turi prasidėti nuo signalo įjungimo DRQ DMA kanalas iš anksto užprogramuotas kaskadiniu režimu. DMA kanalas, užprogramuotas kaskadiniu režimu, daro prielaidą, kad visi DMA ciklai buvo vykdomi išorinio šaltinio – šiuo atveju išorinės plokštės. DMA valdiklis reaguoja į išorinę plokštę signalo raiška -DUKAS; išorinė plokštė, reaguodama į -DUKAS leidžia signalą - MEISTRO. Po signalo rezoliucijos - MEISTRO išorinė plokštė turi šiek tiek palaukti, kol galės pradėti prieigos ciklus. ISA (Industrial Standard Architecture) magistralė yra labiausiai paplitusi pramoniniuose kompiuteriuose dėl šių priežasčių: didžiausias sistemų skaičius dėl mažos kainos; didžiulė programų įvairovė; perdavimo greitis iki 2 Mbit/s; geras atsparumas triukšmui; daug suderinamos įrangos ir programinės įrangos. Įvesties/išvesties įrenginių (I/O) mainų ciklų laiko diagramos parodytos 1.5 paveiksle (visi laiko parametrai pateikti 8 MHz SYSCLK dažniui). Ciklai prasideda nuo adreso nustatymo, kurį atlieka pagrindinis (bus valdymo įrenginys) SAO...SA15 linijose ir -SBHE signalu. Atkreipkite dėmesį, kad, nepaisant galimos galimybės adresuoti 16 adresų eilučių, dažniausiai naudojamos tik 10 žemos eilės SAO...SA9 linijų, nes dauguma anksčiau sukurtų išplėtimo plokščių naudoja tik jas, todėl, išskyrus ypatingus atvejus, yra nėra prasmės apdoroti aukščiausios kategorijos SA10...SA15. Atsakydamas į adreso gavimą, vykdytojas (bus slave), atpažinęs savo adresą, turi generuoti -I/O CS16 signalą, jei mainai turi būti 16 bitų. Tada ateina tikroji skaitymo arba rašymo komanda. Nuskaitymo ciklo metu valdiklis nustato -IOR signalą, į kurį atsakydamas vykdytojas turi išvesti duomenis į duomenų magistralę. Šiuos duomenis atlikėjas turi pašalinti pasibaigus -IOR signalui. Rašymo cikle pagrindinis kompiuteris nustato įrašomus duomenis ir palydi juos su rašymo strobe -IOW. Čia reikia pažymėti, kad nors pagal standartą įrašytų duomenų nustatymas yra anksčiau nei -IOW, kai kurie kompiuteriai įgyvendina atvirkštinę tvarką: pirmiausia nustatoma -IOW, o tada pasirodo duomenys. Todėl, projektuojant eterį, duomenų galiojimo momentu reikia laikyti tik galinį (teigiamas) signalo -IOW kraštas. Tuo atveju, jei ore esantis įrenginys neturi laiko vykdyti iš jo reikalaujamos komandos sistemos magistralės greičiu, jis gali sustabdyti skaitymo arba rašymo ciklo pabaigą sveikam SYSCLK signalo periodų skaičiui, pašalindamas ( verčiant į žemą lygį) I/O CH RDY signalas (vadinamasis išplėstinis ciklas). Tai daroma reaguojant į -IOR arba -IOW signalo gavimą. Įvesties / išvesties CH RDY signalas gali būti žemas ne ilgiau kaip 15,6 µs, priešingu atveju procesorius pereis nemaskuojamų pertraukų apdorojimo režimu. Atkreipkite dėmesį, kad kai kurie asmeninių kompiuterių gamintojai pridedamuose dokumentuose nurodo kitas leistinas šio laiko intervalo vertes (pvz., 2,5 μs), todėl nereikėtų pasikliauti didžiausia standarte nurodyta verte, kitaip nėra garantijos, kad valdymo sistema veiks visuose kompiuteriuose. 1.5 pav. Skaitymo ir rašymo ciklų laiko diagramos (T – SYSCLK signalo laikotarpis; visi laiko intervalai nanosekundėmis) Kuriant eterį, be keitimosi protokolais per sistemos magistralę, būtina atsižvelgti ir į elektrines signalų charakteristikas. ISA magistralės standartas apibrėžia įvesties ir išėjimo srovės reikalavimus kiekvienos išplėtimo plokštės imtuvams ir signalo šaltiniams. Nesilaikant šių reikalavimų, gali sutrikti viso kompiuterio veikimas ir net sugesti. Sistemos oro signalų siųstuvų išėjimo pakopos turi sukurti žemo lygio srovę, ne mažesnę kaip 24 mA (tai taikoma visų tipų išėjimo pakopoms), ir aukšto lygio srovę, ne mažesnę kaip 3 mA (trijų būsenų ir TTL išėjimams). ). Sistemos imtuvo įvesties pakopos turi vartoti ne daugiau kaip 0,8 mA žemo lygio įėjimo srovės ir ne daugiau kaip 0,04 mA aukšto lygio įėjimo srovės. Be to, būtina atsižvelgti į tai, kad didžiausias spausdinto laidininko ilgis nuo pagrindinės jungties kontakto iki mikroschemos kaiščio neturi viršyti 65 milimetrų, o didžiausia talpa, palyginti su įžeminimu kiekvienam pagrindinio kontakto kontaktui. jungtis neturi būti didesnė nei 20 pF. Apkrovos rezistoriai yra prijungti prie kai kurių pagrindinės linijos linijų, einančių į +5 V maitinimo magistralę 4,7 kOhm rezistoriai prijungiami prie linijų -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW, -I/. O CH SK, į linijas -I/O CS 16, -MEM CS 16, -REFRESH, -MASTER, -OWS - 300 omų, o į I/O CH RDY liniją - 1 kOhm. Be to, prie kai kurių magistralinių linijų jungiami nuoseklūs rezistoriai: 22 omų rezistoriai yra prijungti prie -IOR, -IOW, -MEMR, -MEMW, -SMEMR, -SMEMW ir OSC linijų, o 27 omų rezistoriai prijungti prie SYSCLK linija. 1.1 lentelė – ISA magistralės signalų aprašymas Paskyrimas Tikslas Kryptis šaltinis Adreso signalai L.A.<23...17> Adreso signalai Didelė baitų skiriamoji geba SD linijose<15...8> Stroboskopas skirtas rašyti adresus LA linijose Adreso raiška. Informuoja įrenginius, kad magistralėje veikia DMA kilpos Duomenų magistralė Skaitymo atmintis (skaitymo atmintis per pirmąjį adreso erdvės megabaitą) Įrašykite į atmintį (įrašykite į atmintį per pirmąjį adreso erdvės megabaitą) UVV skaitymas Įrašymas UVV Atminties ciklo pasirinkimas rodo, kad atmintis yra 16 bitų Pasirinkus transliacijos ciklą, rodoma, kad transliacija yra 16 bitų I/O kanalo parengtis. Sukurta prailginti prieigos ciklus 0 laukimo ciklų Atminties regeneracija Pirmaujantis. Sukurta užfiksuoti autobusą su išorine plokšte Tikrinamas I/O kanalas. Fatališkas klaidos pranešimas Įrenginių atstatymas Sistemos dažnis Dažnis lygus 14,3818 MHz IRQ<15,14,12, 11,10,9,7...3> Pertraukimo užklausa DRQ<7...5,3...0> Prašymas dėl RAP DASK<7...5, 3...0> RAP patvirtinimas DAP skaičiavimo pabaiga Pastaba: Lentelėje naudojami šie užrašai: „-“ (minuso) ženklas prieš signalo žymėjimą reiškia, kad šio signalo aktyvusis lygis yra loginis nulis; I - signalas įvedamas išorinėms plokštėms; O - signalas išvedamas išorinėms plokštėms; I/O – signalas yra ir įvestis, ir išvestis išorinėms plokštėms; TRYS - mikroschemos išėjimas su trimis leistinomis išvesties būsenomis; TTL - tranzistoriaus-tranzistoriaus loginio lusto išvestis; Gerai – atviras kolektoriaus išėjimas. 1.2 lentelė – ISA magistralės kontaktų priskyrimas PIN kodas A pusė B pusė C pusė D pusė 1.3 lentelė. ISA magistralės signalų šaltinių elektrinės charakteristikos siųstuvas Imtuvas siųstuvas imtuvas Siųstuvas Pastabos: visos srovės lentelėje nurodytos miliamperais. „-“ ženklas prieš srovės vertę reiškia, kad srovė teka iš išorinės plokštės į magistralės angą; prie TTL įėjimo galima prijungti liniją su atviru kolektoriaus išėjimu; išilgai linijos su atviru kolektoriaus išėjimu, srovė Ioh (nuotėkio srovė) neturi viršyti 0,4 miliampero kiekviename lizde. 1.4 lentelė. Maksimali išorinės ISA magistralės plokštės suvartojama srovė Įtampa Pastabos: Išorinėje plokštėje naudojamas tik 8 bitų lizdas; Išorinėje plokštėje naudojamas 16 bitų lizdas; Lentelėje nurodoma, kokios srovės gali praeiti per išorinės plokštės jungtį. Padanga YRA (aš pramoninis S tandartas A rhitecture) yra de facto standartinė magistralė, skirta asmeniniams kompiuteriams, pvz., IBM PC/AT ir suderinamiems kompiuteriams. Padanga EISA, su kuria nemažai įmonių gamino asmeninius kompiuterius, užleido vietą PCI magistralei ir dabar retai naudojama. Pagrindiniai IBM PC/AT asmeninio kompiuterio ISA magistralės skirtumai nuo jo pirmtako IBM PC/XT magistralės yra šie: Kompiuterių AT magistralė leidžia išorinėse plokštėse naudoti tiek 16 bitų įvesties/išvesties įrenginius, tiek 16 bitų atmintį; 16 bitų atminties prieigos ciklą išorinėje plokštėje galima atlikti neįdedant laukimo laikrodžių; tiesiogiai adresuojamos atminties kiekis išorinėse plokštėse gali siekti 16 MB; išorinė plokštė gali tapti pagrindine (master) magistrale ir savarankiškai pasiekti visus išteklius tiek magistralėje, tiek pagrindinėje plokštėje. Apibūdinant magistralę, patartina įsivaizduoti kompiuterį kaip susidedantį iš pagrindinės plokštės ir išorinių plokščių, kurios sąveikauja tarpusavyje ir per magistralę pagrindinės plokštės ištekliais. Visi pasyvūs įrenginiai (kurie negali tapti užduotimis) magistralėje gali būti suskirstyti į dvi grupes – atminties ir įvesties/išvesties įrenginius (prievadus). Kiekvienos grupės prieigos ciklai skiriasi vienas nuo kito tiek laiku, tiek magistralėje generuojamais signalais. Grynai sąlyginai, kad būtų patogiau suprasti autobuso veikimą YRA, manysime, kad kompiuterio pagrindinėje plokštėje yra šie įrenginiai, kurie gali būti magistralės savininkais (šeimininkais): centrinis procesorius (CPU), tiesioginės atminties prieigos valdiklis (DMA), atminties regeneravimo valdiklis (MRC). Be to, išorinė lenta taip pat gali būti pagrindinė autobuso dalis. Vykdant prieigos ciklą magistralėje, tik vienas iš įrenginių gali būti pagrindinis. Atidžiau pažvelkime į šių įrenginių funkcijas magistralėje. YRA. Centrinis procesorius (CPU)- yra pagrindinis autobuso meistras. Pagal numatytuosius nustatymus centrinis procesorius bus laikomas pagrindiniu magistralėje. DMA valdiklis, taip pat atminties regeneravimo valdiklis draudžia procesoriaus veikimą jų veikimo metu. DMA valdiklis- šis įrenginys susietas su DMA režimo užklausos signalais ir DMA režimo patvirtinimo signalais. Aktyvus DMA užklausos signalas leis vėliau DMA valdikliui gauti magistralę, kad būtų galima perkelti duomenis iš atminties į išvesties prievadus arba iš įvesties prievadų į atmintį. Atminties atkūrimo valdiklis- tampa magistralės savininku ir generuoja adreso ir atminties skaitymo signalus, kad atkurtų informaciją dinaminėse atminties lustuose tiek pagrindinėje atmintyje, tiek išorinėse plokštėse. Išorinė lenta- sąveikauja su kitais įrenginiais per ISA magistralės jungtį. Gali tapti magistralės meistru prieigai prie atminties arba I/O įrenginių. Be to, kompiuterio pagrindinėje plokštėje yra nemažai įrenginių, kurie negali būti magistralės magistralėje, bet vis dėlto su ja sąveikauja. Tai yra šie įrenginiai: Realaus laiko laikrodis (laikmatis-skaitiklis)- Šį įrenginį sudaro realaus laiko laikrodis, palaikantis datą ir laiką, ir laikmatis, paprastai pagrįstas Intel 8254A lustu. Vienas iš šio lusto laikmačio skaitiklių generuoja 15 mikrosekundžių impulsus, kad suaktyvintų atminties regeneravimo valdiklį. Pagrindinės plokštės kryžius- pagrindinės plokštės dalis, jungianti magistralės jungtis YRA prijungti išorines plokštes su kitais pagrindinės plokštės ištekliais. Atmintis pagrindinėje plokštėje- Kai kurios arba visos tiesioginės prieigos atminties (RAM) lustai, naudojami procesoriaus informacijai saugoti. Papildomos atminties lustai taip pat gali būti dedami į išorines plokštes. Pertraukimo valdiklis- šis įrenginys prijungtas prie magistralėje esančių pertraukimo užklausų linijų. Pertraukimams reikalinga tolesnė procesoriaus priežiūra. I/O įrenginiai- Kai kurie arba visi įvesties / išvesties įrenginiai (pvz., lygiagretieji arba nuoseklieji prievadai) gali būti pagrindinėje plokštėje arba išorinėse plokštėse. Duomenų baitų keitiklis- Šis įrenginys leidžia keistis duomenimis tarp 16 bitų ir 8 bitų įrenginių. Asmeninio kompiuterio IBM PC/AT architektūra ISA magistralės naudojimo požiūriu parodyta paveikslėlyje. Magistralės jungtyse sumontuotos išorinės kortelės gali būti 8 ir/arba 16 bitų. 8 bitų kortelė turi tik vieną sąsajos jungtį ir gali apdoroti tik 8 bitų duomenis. 8 bitų lizdas taip pat negali būti magistralės valdiklis. 16 bitų plokštėje turi būti dvi sąsajos jungtys – viena pagrindinė, tokia pati kaip 8 bitų plokštėse, ir viena papildoma. Tokia plokštė gali veikti tiek su 8, tiek su 16 bitų duomenimis ir, be to, gali būti magistrantė magistralėje. Bendrą magistralės jungtyse sumontuotų plokščių skaičių riboja tiek magistralės apkrova, tiek pagrindinės plokštės konstrukcija. Paprastai vienoje magistralėje galite įdiegti ne daugiau kaip 8 (penkias 16 bitų ir tris 8 bitų) išorines korteles. Šį apribojimą taip pat lemia santykinai mažas nemokamų DMA užklausų eilučių ir pertraukimo užklausų skaičius magistralėje. Centrinis procesorius pagal numatytuosius nustatymus yra pagrindinis magistralės savininkas. DMA valdiklis ir atminties regeneravimo valdiklis gali tapti magistralėmis tik išjungus centrinį procesorių. Centrinio procesoriaus veikimo uždraudimo procesas susideda iš DMA užklausos signalo generavimo ir DMA patvirtinimo signalo gavimo. Centrinis procesorius gali būti ir 16 bitų, ir 32 bitų operacijų šaltinis. Kai CPU yra 16 bitų šaltinis, jis gali atlikti operacijas su 16 ir 8 bitų magistralės ištekliais. Kai CPU vykdo komandą, kuri veikia 16 bitų duomenimis, jei prieigos resursas yra 8 bitų, tada du prieigos ciklus atlieka speciali pagrindinės plokštės aparatinė įranga. Jei CPU yra 32 bitų, tada kompiuterio pagrindinės plokštės aparatinėje įrangoje vienas 32 bitų procesoriaus veikimo ciklas su išoriniu ištekliu turi būti konvertuojamas į du atskirus 16 bitų prieigos ciklus. Išorinių plokščių savybės. Jei centrinis procesorius yra pagrindinis magistralėje, tada išorinės kortelės gali veikti tik atminties arba I/O režimu. Signalai, palaikantys DMA, tiekiami iš jungties tiesiai į DMA valdiklį, kuris paprastai gaminamas naudojant Intel 8237A lustą. Kai DMA režimo reikalauja bet kuris įrenginys (bent vienas iš signalų DRQ tampa aktyvus), DMA valdiklis atima magistralę iš procesoriaus. Tada išvedamas atitinkamas signalas -DUKAS reiškia, kad DMA valdiklis pradėjo siųsti duomenis. DMA ciklai nebus vykdomi magistralėje, jei signalas - MEISTRO bus leidžiama iš kokios nors išorinės lentos. Jei įvesties/išvesties įrenginiui reikalinga DMA užklausa, atkreipkite dėmesį, kad DMA kanalai 0...3 palaiko tik 8 bitų duomenų perdavimą; visi duomenys turi būti perduodami tik linijomis SD<7...0>
. Baitų keitimas šiuo atveju atliekamas pagrindinės plokštės aparatinėje įrangoje pagal signalus SA0 ir -SBHE. Tokio apsikeitimo gali prireikti, pavyzdžiui, perduodant duomenis iš didelio 16 bitų atminties baito į 8 bitų prievadą. DMA kanalai 5...7 palaiko tik 16 bitų duomenų perdavimą; visi duomenys turi būti perduodami kaip 16 bitų eilutės SD<15...0>
. Atmintis, naudojama DMA režimu šiais kanalais, turi būti tik 16 bitų. Pagrindinės plokštės baitų keitiklis nepataisys duomenų dydžio neatitikimų. PASTABA: 8 bitų atmintis savo ruožtu gali perkelti duomenis tik DMA režimu į 8 bitų I/O įrenginius; 8 bitų atminties negalima naudoti su 16 bitų įvesties / išvesties įrenginiais. DĖMESIO! Atminties regeneravimo valdiklis negali perimti magistralės tol, kol ji priklauso DMA valdikliui. Tai reiškia, kad bet koks DMA ciklas neturi viršyti 15 µs. Priešingu atveju dinaminės atminties lustuose gali būti prarasta informacija. IŠORĖS PLOKŠTŲ SAVYBĖS DMA režimo užklausos ir patvirtinimo signalai yra prijungti prie visų išorinių plokščių ir šiuos signalus generuoja įprastiniai TTL išėjimai, todėl visos išorinės plokštės turi naudoti ir analizuoti įvairius DMA kanalus. Priešingu atveju gali kilti konfliktas tarp išorinių lizdų arba pagrindinės plokštės įrenginių. Išoriniai lizdai gali būti arba tiesioginės prieigos atmintis, arba įvesties/išvesties įrenginiai, kai jie sąveikauja su DMA valdikliu. Išorinės plokštės gali veikti 5 skirtingais režimais: magistralės pagrindiniu, atminties ir tiesioginės prieigos I/O įrenginiais, atminties ir I/O įrenginiais, atminties regeneravimu arba atstatymu. Plokštės gali palaikyti bet kokį pirmųjų keturių režimų derinį; Visos plokštės turi paklusti atstatymo signalui vienu metu. Gali tapti tik 16 bitų kortelės su dviem sąsajos jungtimis meistrai autobuse. Norint užfiksuoti magistralę, išorinė plokštė turi įjungti signalą -DRQ ir gavęs signalą -DUKAS iš DDP valdiklio įjunkite signalą - MEISTRO. Tai užbaigia padangų surinkimo procedūrą. Išorinė plokštė, užfiksavusi magistralę, gali atlikti bet kokius prieigos ciklus, kaip ir centrinis procesorius. Vienintelis apribojimas yra nesugebėjimas atlikti DMA ciklų, nes visi sąsajos signalai, valdantys DMA valdiklio veikimą, yra prijungti prie pagrindinės plokštės ir jų negali naudoti išorinėje plokštėje esantis DMA valdiklis. Kai išorinė plokštė yra pagrindinė magistralės plokštė, DMA valdiklis blokuoja signalą AEN ir tai leidžia I/O įrenginiams įprastai iššifruoti adresą ir būti pasiekiami išorinei plokštei. Kai AEN signalas draudžiamas, DMA perdavimo ciklai neįmanomi (daugiau informacijos rasite signalo aprašymo skyriuje AEN, skyriuje. 3). Be to, magistralėje DMA ciklai negali būti vykdomi dar ir dėl to, kad DMA valdiklio kanalas, per kurį buvo užfiksuota magistralė, yra užimtas, o kiti DMA valdiklio kanalai negali būti naudojami tol, kol neatleidžiamas anksčiau užimtas, t.y. kol autobusą išlaisvins ją užfiksavusi išorinė plokštė. PASTABA: Programinė įranga, kuri palaiko išorinės plokštės veikimą kaip magistralės pagrindinę plokštę, turi užtikrinti, kad DMA kanalus būtų galima naudoti tik pakopiniu režimu. Priešingu atveju išorinė plokštė negalės užfiksuoti magistralės. PASTABA: išorinė kortelė pradeda bet kokį prieigos ciklą kaip 16 bitų, tačiau jei signalas -MEM CS16 arba -I/O CS16 nebus įjungtas, ciklas baigsis kaip 8 bitų. Tokiu atveju pagrindinės plokštės baitų keitiklis nustatys, kurios duomenų linijos ( SD<15...8>
arba SD<8...0>
) baitas informacijos perduodamas remiantis signalo analize -SBHE Ir SA0. DĖMESIO! Išorinė plokštė, kuri užfiksavo magistralę, turi generuoti signalą ne rečiau kaip kas 15 μs -ATNAUJINTI prašyti regeneravimo valdiklio atkurti atmintį. Vykdydamas atminties regeneravimo ciklą, regeneravimo valdiklis generuoja adreso ir komandų signalus bei analizuoja signalą I/O CH RDY, bet išorinė plokštė, kuri generavo signalą -ATNAUJINTI, pasibaigus regeneravimo ciklui, pašalina šį signalą ir toliau lieka magistralėje. Jei reikia, signalizuokite kelis regeneravimo ciklus -ATNAUJINTI gali būti laikomas išorinėje plokštėje visą reikiamo regeneravimo ciklų skaičiaus laikotarpį. Atminties regeneravimo valdiklis negali užgrobti pačios magistralės tol, kol DMA valdiklis (būtent per jį išorinė plokštė tampa pagrindine magistralės magistrale) neatleidžia jos regeneravimo laikotarpiui signalu. -ATNAUJINTI. Išorinė plokštė gali veikti DMA režimu tik tuo atveju, jei DMA valdiklis yra pagrindinis magistralės valdiklis. DMA režimu duomenys visada perduodami iš I/O įrenginio į išorinės plokštės atmintį. Tiesioginio įvesties / išvesties režimu duomenys perduodami iš atminties į išorinėje plokštėje esantį įvesties / išvesties įrenginį ir atvirkščiai. Išorinė plokštė, kuri magistralėje reaguoja kaip 8 arba 16 bitų įrenginys, turi naudoti atitinkamai 8 arba 16 bitų DMA valdiklio kanalus. Lentelėje 2.2 paveiksle parodyta DMA režimo magistralės signalų būsena. DĖMESIO! Vykdydami duomenų perdavimo ciklus tarp 8 bitų įvesties / išvesties įrenginių ir 16 bitų atminties išorinėje plokštėje, turėtumėte atkreipti dėmesį į keletą specialių dalykų. Pirma, išorinė plokštė turi išanalizuoti signalus -SBHE Ir SA0 teisingai identifikuoti perduodamus duomenis. Antra, rašant į eterį iš atminties išorinėje plokštėje, pagrindinės plokštės baitų keitiklis nustatys, kuri pusė duomenų magistralės ( SD<15...8>
arba SD<7...0>
) baitas turi būti išsiųstas; Išanalizavus -SBHE ir SA0, išorinė plokštė turi nustatyti, į kurią duomenų magistralės pusę siųsti duomenų baitą. Trečia, nuskaitydamas radijo bangą į atmintį išorinėje plokštėje, baitų keitiklis taip pat siunčia duomenų baitą į atmintį per aukštesnę duomenų magistralės pusę. SD<15...8>
, arba jaunesnei pusei SD<7...0>
. Išorinė signalinė plokštė -SBHE Ir SA0 turi nustatyti, kada perkelti savo išėjimus į trečiąją būseną apatinėje duomenų magistralės pusėje SD<7...0>
kad išvengtumėte susidūrimų su padanga. Išorinė plokštė gali keistis 16 bitų atmintimi DMA režimu tiek su 8 bitų I/O įrenginiais, tiek su 16 bitų. Bet jei išorinė plokštė yra 8 bitų atmintis, DMA režimu ji gali susisiekti tik su 8 bitų įvesties / išvesties įrenginiais. Kita funkcija taikoma, kai DMA valdiklis įrašo duomenis į 8 bitų išvesties įrenginį išorinėje plokštėje iš 16 bitų atminties. Jei tokia išorinė kortelė yra įdiegta 16 bitų lizde ir gali veikti 16 bitų režimu, šiuo atveju ji turi palaikyti didelę duomenų magistralės pusę SD<15...8>
trečioje būsenoje, kad būtų išvengta signalo susidūrimo magistrale. DĖMESIO! Kai DMA valdiklis magistralėje yra pagrindinis, jis ignoruoja -0WS signalą, todėl jei išorinė plokštė naudojama kaip 16 bitų atmintis ir ryšį su ja vykdo DMA valdiklis, greitųjų atminties lustų naudojimas tokiame lenta neturi prasmės. Įprasta prieiga prie išorinės plokštės kaip atminties arba I/O įrenginio. Išorinė plokštė tampa įprasta atmintimi arba įvesties / išvesties šaltiniu, jei pagrindinė magistralė yra centrinis procesorius arba kita išorinė plokštė. DĖMESIO! Yra šio išorinės kortelės naudojimo ypatybių, jei ji yra įdėta į lizdą ir dalyvauja duomenų mainuose kaip 8 bitų atmintis arba radijo banga per visą prieigos ciklą. Skaitydamas duomenis į tokią išorinę plokštę, baitų maišytuvas sumaišys duomenis tarp magistralių SD<15...8>
arba SD<7...0>
kad išorinė plokštė tinkamai priimtų duomenis. Išorinė plokštė turi palaikyti savo išėjimus SD<15...8>
trečioje būsenoje, nes priešingu atveju signalų susidūrimas duomenų magistralėje yra neišvengiamas. DĖMESIO! Kai kai kurios išorinės plokštės tampa magistralėmis, jos gali nepaisyti signalo I/O CH RDY arba -0WS ir atlikti prieigos ciklą kaip 8 arba 16 bitų atminties prieigos ciklą. Bet bet kokios išorinės plokštės turi grįžti į magistralę YRAŠie signalai yra neprivalomi, nes jei centrinis procesorius yra pagrindinis magistralės, jis naudoja šiuos signalus prieigos ciklo trukmei nustatyti. Kai signalas įjungtas, visos išorinės kortelės veikia iš naujo NUSTATYTI DRV; kitaip šis režimas neįmanomas. Visi plokštės trijų būsenų išėjimai turi būti trečiosios būsenos, o visi atvirojo kolektoriaus išėjimai turi būti loginio vieno būsenoje mažiausiai 500 ns po signalo įjungimo. NUSTATYTI DRV. Visos išorinės plokštės turi baigti inicijuoti per 1 ms nuo signalo įjungimo NUSTATYTI DRV ir būkite pasirengę atlikti prieigos ciklus autobuse. Bet kokios operacijos magistralėje galimos tik išjungus signalą NUSTATYTI DRV. Atminties regeneravimo valdiklis atlieka atminties nuskaitymo ciklus specialiais pagrindinės plokštės ir išorinių plokščių adresais, kad atkurtų informaciją dinaminėse atminties lustuose. Kas 15 µs valdiklis bando gauti magistralę, kad pradėtų regeneravimo ciklą. Jei šiuo metu pagrindinis magistralės pagrindinis procesorius yra centrinis procesorius, tada jis atlaisvina magistralę regeneravimo valdikliui. Jei šiuo metu magistralę užfiksuoja išorinė plokštė, regeneravimo valdiklis atliks regeneravimo ciklą tik tada, kai išorinė plokštė generuos signalą -ATNAUJINTI. Jei šiuo metu pagrindinis magistralės valdiklis buvo DMA valdiklis, tada regeneravimo ciklas negali būti užbaigtas, kol jis neatleidžia magistralės. Kai atliekamas regeneravimo ciklas, regeneravimo valdiklis generuoja SA adreso signalus<7...0>su vienu iš 256 galimų regeneravimo adresų. Kitos adreso eilutės neapibrėžtos ir gali būti trečiosios būsenos. Šis ciklas gali būti atidėtas I/O CH RDY signalu, kai signalai įjungti -SMEMR Ir - MEMR. DĖMESIO! Atkūrimo ciklai turi būti atliekami kas 15 µs, kad būtų surašyti visi 256 adresai per 4 ms. Jei ši sąlyga nesilaikoma, krūvoje saugomi duomenys gali būti prarasti. Šiame skyriuje aptariamos magistralės charakteristikos, kurios nepriklauso nuo magistralę užimančio įrenginio tipo. Maksimali magistralės palaikoma atminties adresų vieta YRA, 16 MB (24 adresų eilutės), bet ne visi lizdai visiškai palaiko šią adresų erdvę. Kai magistralės valdiklis pasiekia pagrindinės plokštės atmintį arba į lizdą įmontuotą atmintį, jis turi įjungti signalus - MEMR arba -MEMW; Pagrindinės plokštės aparatinė įranga papildomai leidžia signalus -SMEMR Ir -SMEMW, jei reikalingas adresas yra pirmame adresų erdvės megabaite. Tik linijos yra prijungtos prie 8 bitų lizdų -SMEMR Ir -SMEMR, SD<7...0>
Ir S.A.<19...0>
; todėl išorinės kortelės, įdiegtos 8 bitų lizduose, gali būti tik 8 bitų įvesties / išvesties įrenginiai arba 8 bitų atmintis pirmame adresų erdvės megabaite. Išorinės kortelės, įdiegtos 8/16 bitų lizduose, priima visus komandų signalus, adresus ir duomenis; jie gali būti 8 arba 16 bitų, o jų atminties adresų erdvė gali būti bet kokia 16 MB. Prieigos prie tokių išorinių kortelių ciklas baigiasi 16 bitų, jei kortelė įjungia signalą -I/O CS16 arba -MEM CS16. PASTABA: pagrindinės plokštės arba išorinės kortelės atmintis laikoma 16 bitų šaltiniu tik tada, kai įjungtas signalas -MEM CS16. Šis signalas generuojamas iš adresų signalų L.A.<23...17>
; todėl 16 bitų atmintį galima pasiekti tik 128 KB blokuose; tokiame bloke atmintis negali būti iš dalies 8 bitų ir iš dalies 16 bitų, nes neįmanoma unikaliai generuoti signalo pasiekiant mažesnį bloką -MEM CS16. Bitų gylis tokio bloko viduje turi būti toks pat, kai pasiekiamas bet koks 128 KB adresas. DĖMESIO! Dinaminės atminties lustams reikia atnaujinimo ciklų kas 15 µs. Jei atnaujinimo ciklai atliekami rečiau nei 15 µs, atmintyje esantys duomenys gali būti prarasti. IŠORĖS PLOKŠTŲ SAVYBĖS Dinaminė atmintis pagrindinėje plokštėje gali turėti dviejų tipų organizavimą – 16 bitų arba 32 bitų. Bet į pagrindinės plokštės atminties talpą atsižvelgia tik išorinių plokščių centrinis procesorius, pagrindinės plokštės dinaminė atmintis visada yra tik 16 bitų. Pagrindinės plokštės ROM, kurioje yra BIOS (bazinė įvesties / išvesties sistema), taip pat visada yra 16 bitų. Didžiausia ISA magistralės palaikomų įvesties/išvesties įrenginių adresų erdvė yra 64 KB (16 adresų eilučių). Visi lizdai palaiko 16 adresų eilučių. Pirmieji 256 adresai yra rezervuoti įrenginiams, paprastai esantiems pagrindinėje plokštėje - DMA valdiklio, pertraukimo valdiklio, realaus laiko laikrodžio, laikmačio skaitiklio ir kitų įrenginių, reikalingų įvairių kompiuterių AT suderinamumui, registrams. IŠORĖS PLOKŠTŲ SAVYBĖS Nepaisant to, kad visi 16 adresų signalų yra prieinami oro adreso pasirinkimui, tradiciškai tik pirmieji 10 adreso bitų buvo naudojami oro adresams IBM PC/XT/AT serijos kompiuteriuose. Tai reiškia, kad adresai iš kitų kilobaitų blokų bus dekoduojami taip pat, kaip ir adresai pirmajame eterio adresų kilobaite. Todėl naujai sukurtoms išorinėms plokštėms dabartiniame IBM PC/AT kompiuterių standartinių radijo bangų adresų paskirstyme reikėtų naudoti „langus“. Norėdami padidinti naudojamų radijo bangų adresų skaičių (jei reikia), galite naudoti pasirinkto lango adresų erdvę su 1 KB arba jo kartotiniu poslinkiu. Akivaizdu, kad išorinė plokštė šiuo atveju turi iššifruoti daugiau nei 10 adresų eilučių. Pertraukimo užklausos linijos yra tiesiogiai prijungtos prie Intel 8259A tipo pertraukimo valdiklių. Pertraukimo valdiklis atsakys į užklausą tokioje linijoje, jei signalas joje pereis nuo žemo iki aukšto. Padanga YRA neturi eilučių, patvirtinančių pertraukimo užklausos gavimą, todėl pertraukimo prašantis įrenginys pats pagal CPU reakciją turi nustatyti, ar jo užklausa gauta. IŠORĖS PLOKŠTŲ SAVYBĖS Pertraukimo užklausos linijos yra prijungtos prie visų lizdų ir jas apdoroja pertraukimo valdiklis, esantis kylančiame signalo krašte. Prieš diegdami naują išorinę plokštę, jei ji savo veikloje naudoja pertraukimo valdiklį, turėtumėte nustatyti, ar yra nemokama pertraukimo užklausos eilutė, ir naudoti ją naujai išorinei plokštei. Neįvykdžius šios sąlygos, autobuse gali kilti konfliktinių situacijų. CPU arba išorinė plokštė gali atlikti 8 arba 16 bitų prieigos ciklus, visi ciklai visada prasideda 16 bitų ir baigiasi 8 arba 16 bitų. Prieigos ciklas bus baigtas kaip 8 bitų, jei pasiekiamas įrenginys blokuoja signalą -I/O CS16 arba -MEM CS16. Baitų keitiklis visada yra pagrindinėje plokštėje. Jo užduotis yra tiksliai suderinti duomenų, kuriais keičiamasi tarp įrenginių, dydį. Fig. 3.1 paveiksle parodyta baitų keitiklio vieta perduodant duomenis tarp pagrindinio įrenginio ir pasiekiamo resurso. Lentelėje 3.1 apibendrina visą informaciją apie baitų keitimą prieigos ciklų metu. Iš autobuso keičiami baitai SD<15...0>
(HIGH BYTE – didelis baitas) įjungtas SD<7...0>
(LOW BYTE – mažas baitas) arba atvirkščiai. Lentelėje baitų perkėlimas iš SD magistralės<15...0>į SD<7...0>žymimas kaip H > L, atvirkščiai – L< H. LL означает, что байт по младшей половине шины данных не переставляется, HH - что байт по старшей половине шины не переставляется. HH/LL - и старший и младший байт передаются каждый по своей половине шины данных и не переставляются. 3.1 lentelė. Autobuso meistras Prieinamas išteklius Ciklo užbaigimas Duomenų dydis Duomenų dydis Duomenų dydis Maršrutas skaityti rašyti Fig. 3.2 paveiksle parodyta duomenų perdavimo ciklų baitų keitiklio vieta DMA režimu. Lentelėje 3.2 apibendrina visą informaciją apie baitų keitimą DMA ciklų metu. Iš autobuso keičiami baitai SD<15...0>
(HIGH BYTE) įjungtas SD<7...0>
(LOW BYTE) arba atvirkščiai. Lentelėje perkelkite baitą iš magistralės SD<15...0>
įjungta SD<7...0>
žymimas kaip H > L, atvirkščiai – L< H. LL означает, что байт по младшей половине шины данных не переставляется, HH - что байт по старшей половине шины не переставляется. HH/LL - и старший и младший байт передаются каждый по своей половине шины данных и не переставляются. 3.2 lentelė. I/O įrenginys DMA valdiklis Ciklo užbaigimas Duomenų dydis Duomenų dydis -MEM CS16 Duomenų dydis skaityk rašyk Draudžiama Šiame skyriuje aprašomi visi ISA magistralės signalai. Norint geriau suprasti magistralės veikimą, patartina visus signalus suskirstyti į 7 grupes: ADRESAI, DUOMENYS, LAIKRODŽIAI, KOMANDŲ SIGNALAI, DMA REŽIMO SIGNALAI, CENTRINIO VALDYMO SIGNALAI, PERTRAUKIMO SIGNALAI, MAITINGA. Informacija apie signalų kryptį (įvesties, išvesties ar dvikrypčius) pateikiama magistralėje esančio pagrindinio įrenginio atžvilgiu. Adreso signalų grupė apima adresus, kuriuos generuoja dabartinis pagrindinis magistralėje. ISA magistralėje yra dviejų tipų adresų signalai, S.A.<19...0>
Ir L.A.<23...17>
. S.A.<19...0>
Šio tipo adresų signalai į magistralę tiekiami iš adresų registrų, kuriuose adresas yra užfiksuotas. Signalai S.A.<19...0>
leisti prieigą prie atminties tik žemiausiame adresų erdvės megabaite. Kai pasiekiate I/O įrenginį, tik signalizuoja S.A.<15...0>
S.A.<19...16>
neapibrėžtas. Adreso regeneravimo ciklų metu tik signalai S.A.<7...0>
turi tikrą reikšmę ir signalų būseną S.A.<19...8>
neapibrėžtas ir šie kaiščiai turi būti trečiosios būsenos visuose magistralės įrenginiuose. IŠORĖS PLOKŠTŲ SAVYBĖS Išorinė plokštė, tapusi pagrindine magistrale, turi leisti signalą -ATNAUJINTI atkurti atmintį, šiuo atveju išorinė plokštė turi perkelti savo išvesties adreso signalo tvarkykles į trečiąją būseną. L.A.<23...17>
Šio tipo signalai patenka į magistralę neužfiksuodami registrų. Kai centrinis procesorius yra pagrindinis magistralėje, tada signalų reikšmės linijose L.A.<23...17>
tiesa signalo generavimo metu RUŠAS ir prieigos ciklo pabaigoje jie gali turėti savavališką reikšmę. Jei magistralėje yra DMA valdiklis, signalai L.A.<23...17>
tiesa prieš prasidedant signalui - MEMR arba -MEMW ir saugomi iki ciklo pabaigos. Atliekant prieigos prie atminties ciklus, signalai L.A.<23...17>
visada yra teisingi, o pasiekiant įvesties / išvesties įrenginius šie signalai yra loginiame „0“ lygyje. Atliekant regeneravimo ciklus, linijų būklė L.A.<23...17>
yra neapibrėžtas ir visi magistralės ištekliai turi išlaikyti savo išėjimus šiose linijose trečiojoje būsenoje. REKOMENDACIJOS: „užfiksuojantiems“ signalams L.A. Turėtų būti naudojami tik registrai su potencialia įvestimi. Taip yra todėl, kad šiuo atveju naujas tikras adresas pasirodys registro išvestyje signalo pradžioje RUŠAS(o ne ant krentančio krašto) ir, be to, kai kurio nors kito pagrindinio, o ne procesoriaus, prieigos prie atminties ciklų signalas RUŠAS yra palaikoma loginėje "1" būsenoje, o registras su potencialiu įėjimu tiesiog taps signalo kartotuvu L.A.(to šiuo atveju reikia). IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra pagrindinė magistralės, tada signalai L.A.<23...17>
turi būti teisinga prieš prasidedant signalui - MEMR arba -MEMW ir taip lieka iki ciklo pabaigos. -ATNAUJINTI(reikia atsiminti, kad išorinė plokštė tai gali padaryti tik būdama magistralėje), tada regeneravimo valdiklis generuos adresų signalus, todėl išorinė plokštė turėtų perduoti savo adresų išėjimus į trečiąją būseną. Signalas -SBHE(System Bus High Enable – įgalinkite aukštą sistemos magistralės baitą) įgalina centrinis procesorius, kad rodytų visiems magistralės ištekliams, kad linijos SD<15...8>
siunčiamas baitas duomenų. Signalai -SBHE Ir SA0 naudojami nustatant, kuris baitas per kurią duomenų magistralės pusę siunčiamas (pagal 3.1 lentelę). Signalas -SBHE negeneruoja regeneravimo valdiklis, kai užgrobia magistralę, nes nėra baitų pertvarkymo ir nėra tikro duomenų nuskaitymo. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė tampa pagrindine magistrale, ji turi duoti signalą -SBHE kaip ir centrinis procesorius. Jei išorinė plokštė, kuri yra pagrindinė magistralės, generuoja signalą -ATNAUJINTI, tada jo signalo išvestis -SBHE turi būti perkeltas į trečiąją valstybę. RUŠAS Signalas RUŠAS(Maistralės adreso užrakto įjungimas – leidimas „užfiksuoti“ adresą magistralėje) yra blyksnis, skirtas adresams rašyti išilgai linijų L.A.<23...17>
ir praneša magistralės ištekliams, kad adresas yra tikras ir gali būti įtrauktas į registrą. Šis signalas taip pat informuoja magistralės išteklius, kad signalizuoja S.A.<19...0>
Ir -SBHE yra tiesa. Kai magistralę užfiksuoja DMA valdiklis, signalas RUŠAS visada yra lygus loginiam "1" (pagamintas pagrindinėje plokštėje), nes signalai L.A.<23...17>
Ir S.A.<19...0>
tiesa prieš sugeneruojant komandų signalus. Jei regeneravimo valdiklis tampa magistraliniu valdikliu, tada linijoje RUŠAS Logic one level taip pat palaikoma, nes adresų signalai S.A.<19...0>
tiesa prieš komandinių signalų pradžią. IŠORĖS PLOKŠTŲ SAVYBĖS Kai magistralę užfiksuoja išorinė plokštė, signalas RUŠAS yra palaikoma pagrindinės plokštės loginėje "1" būsenoje per visą magistralės fiksavimo laiką. Adreso signalai L.A.<23...17>
Ir S.A.<19...0>
turi būti teisinga tuo metu, kai plokštė įjungia komandų signalus. Jei centrinis procesorius yra pagrindinis magistralės procesorius ir išorinėje plokštėje atlieka prieigos prie išteklių ciklą, tada signalai L.A.<23...17>
yra teisingi tik trumpą laiką, todėl BALE signalas turi būti naudojamas adresui „užfiksuoti“ registre. Kai magistralę užfiksuoja bet koks įrenginys, išskyrus centrinį procesorių, BALE linija palaikoma loginiame „1“ lygyje. AEN Signalas AEN Adreso įgalinimas įjungiamas, kai DMA valdiklis tampa magistraliniu valdikliu ir informuoja visus magistralės išteklius, kad magistralėje veikia DMA ciklai. Leidžiamas signalas AEN taip pat informuoja visus įvesties/išvesties įrenginius, kad DMA valdiklis nustatė atminties adresą ir įvesties/išvesties įrenginys turi būti išjungtas signalo trukmei. AEN adreso dekodavimas. Šis signalas išjungiamas, jei magistralėje yra pagrindinis procesorius arba regeneravimo valdiklis. IŠORĖS PLOKŠTŲ SAVYBĖS Jei atlikdama magistralės gavimo procedūrą išorinė plokštė generuoja signalą -MASTER, DMA valdiklis išjungia AEN signalą, kad išorinė plokštė galėtų pasiekti įvesties / išvesties įrenginius. SD<7...0>
Ir SD<15...8>
Linijos SD<7...0>
Ir SD<15...8>
, kaip taisyklė, taip pat vadinamas duomenų magistrale ir išilgai linijos SD15 perduodamas reikšmingiausias bitas, ir išilgai linijos SD0- mažiausiai reikšmingas bitas. SD linijos<7...0>- žema pusė duomenų magistralės, SD<15...0>
- aukštoji duomenų magistralės pusė. Visi 8 bitų ištekliai gali bendrauti tik žemoje duomenų magistralės pusėje. Duomenų mainai tarp magistralėje esančio 16 bitų pagrindinio įrenginio ir 8 bitų resurso palaikomi pagrindinėje plokštėje esančiu baitų keitikliu (jo veikimą iliustruoja 3.1 lentelė ir 3.1 pav.). IŠORĖS PLOKŠTŲ SAVYBĖS Jei signalas - ATNAUJINTIĮjungta, išorinės plokštės turi perkelti savo išėjimus duomenų magistrale į trečiąją būseną, nes atminties regeneravimo ciklų metu duomenys neperkeliami. Šios grupės signalai valdo ir prieigos ciklų, atliekamų magistralėje, trukmę ir tipus. Grupę sudaro šeši komandiniai signalai, du parengties signalai ir trys signalai, kurie nustato ciklo dydį ir tipą. Komandiniai signalai nustato įrenginio tipą (atmintis arba radijo banga) ir perdavimo kryptį (rašymas ar skaitymas). Paruošti signalai valdo prieigos ciklo trukmę, trumpindami arba, atvirkščiai, pailgindami. - MEMR Ir -SMEMR Signalas - MEMR(Atminties skaitymas) įgalina magistralėje esantį pagrindinį įrenginį, kad nuskaitytų duomenis iš atminties adresu, kurį nustato signalai išilgai linijų L.A.<23...17>
Ir S.A.<19...0>
. Signalas -SMEMR(Sistemos atminties skaitymas) yra funkciškai identiškas -MEMR, išskyrus tai, kad signalas -SMEMRįjungta, kai nuskaitoma atmintis per pirmąjį adresų erdvės megabaitą. Signalas -SMEMR - MEMR - MEMR 10 nanosekundžių ar mažiau. IŠORĖS PLOKŠTŲ SAVYBĖS - MEMR, nuo signalo -SMEMR gali išspręsti tik pagrindinė plokštė, kai nuskaito iš atminties pirmajame adresų erdvės megabaite. Jei išorinė plokštė leidžia signalą -ATNAUJINTI - MEMRį trečiąją būseną, taigi po to, kai signalas bus išspręstas -ATNAUJINTI regeneracijos valdiklis įjungs šį signalą. -MEMW Ir -SMEMW Signalas -MEMW(Atminties rašymas) įgalina magistralėje esantį pagrindinį įrenginį, kad įrašytų duomenis į atmintį adresu, kurį nustato signalai išilgai linijų L.A.<23...17>
Ir S.A.<19...0>
. Signalas -SMEMW(System Memory Write) yra funkciškai identiškas -MEMW, išskyrus tai, kad signalas -SMEMWįjungta, kai rašoma į atmintį per pirmąjį adreso erdvės megabaitą. Signalas -SMEMW generuojamas pagrindinėje plokštėje iš signalo -MEMW ir todėl vėluoja signalo atžvilgiu - MEMR 10 ns ar mažiau. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė tampa pagrindine magistrale, ji gali įjungti tik signalą -MEMW, nuo signalo -SMEMW gali išspręsti tik pagrindinė plokštė, kai įrašoma į atmintį pirmame adresų erdvės megabaite. Jei išorinė plokštė leidžia signalą -ATNAUJINTI, tada jis turi perjungti savo išvestį pagal signalą -MEMWį trečią valstybę. -Aš/ARBA Signalas -Aš/ARBA(Įvesties / išvesties skaitymas – įvesties / išvesties įrenginio skaitymas) įgalina magistralėje esantį pagrindinį įrenginį, kad galėtų nuskaityti duomenis iš įvesties / išvesties įrenginio adresu, kurį nustato signalai. S.A.<15...0>
. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė leidžia signalą -ATNAUJINTI, tada jis turi perjungti savo išvestį pagal signalą -Aš/ARBAį trečią valstybę. -I/OW Signalas -I/OW(I/O Write – rašymas į įvesties/išvesties įrenginius) įgalina magistralėje esantį pagrindinį įrenginį įrašyti duomenis į I/O įrenginį adresu, kurį nustato signalai. S.A.<15...0>
. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė leidžia signalą -ATNAUJINTI, tada jis turi perjungti savo išvestį pagal signalą -IOWį trečią valstybę. -MEM CS16 Signalas -MEM CS16 Atminties ciklo pasirinkimą įgalina 16 bitų atmintis, kad būtų pranešta pagrindiniam magistraliniam magistralės atmintis, kurią ji pasiekia, yra 16 bitų ir turėtų atlikti 16 bitų prieigos ciklą. Jei šis signalas išjungtas, magistralėje galima atlikti tik 8 bitų prieigos ciklą. Prieinama atmintis turi generuoti šį signalą iš adreso signalų L.A.<23...17>
. -MEM CS16 REKOMENDACIJOS: signalų dekodavimas L.A. išorinėje 16 bitų atminties plokštėje signalas turi būti įjungtas -MEM CS16, jei magistralėje nustatytas adresas yra šios išorinės plokštės adresas. Kadangi šis signalas fiksuojamas pagrindinėje plokštėje, kaip taisyklė, krentančioje signalo briaunoje RUŠAS, tada LA signalų dekodavimo ir vėlesnio formavimo grandinė -MEM CS16 turi turėti mažiausią galimą delsą (kompiuteriams, kurių procesoriaus dažnis 20 MHz, ne daugiau kaip 20 ns). IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra 16 bitų atmintis, ji turi apie tai informuoti magistralės valdiklį, įjungdama signalą -MEM CS16. S.A.<15...0>
ir kai kurie I/O įrenginiai atsitiktinai įjungs signalą dekoduodami šį adresą -I/O CS16, tada išorinė plokštė turėtų to nepaisyti per prieigos prie atminties ciklą. -I/O CS16 Signalas -I/O CS16(Įvesties / išvesties ciklo pasirinkimas) yra įjungtas 16 bitų įvesties / išvesties, kad informuotų magistralės pagrindinį įrenginį, kad įvesties / išvesties, prie kurios jis prisijungia, organizacija yra 16 bitų ir ji turėtų atlikti 16 bitų prieigos ciklą. Jei šis signalas išjungtas, magistralėje galima atlikti tik 8 bitų oro prieigos ciklą. Oro įrenginys, prie kurio atliekamas prieigos ciklas, turi generuoti šį signalą iš adresų signalų S.A.<15...0>
. PASTABA: DMA valdiklis ir regeneravimo valdiklis ignoruoja signalą -I/O CS16 atliekant DAP ir atminties regeneravimo ciklus. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra 16 bitų ore esantis įrenginys, jis turi apie tai informuoti magistrantą, įjungdamas signalą -I/O CS16. Jei išorinė plokštė, būdama pagrindinė magistralės valdikliu, generuoja adreso signalus L.A.<23...17>
ir kai kurie atminties įrenginiai atsitiktinai įjungs signalą dekoduodami šį adresą -MEM CS16, tada išorinė plokštė turėtų to nepaisyti per prieigos prie ore esančio įrenginio ciklą. I/O CH RDY Signalas I/O CH RDY(I/O Channel Ready) yra asinchroninis signalas, generuojamas įrenginio, pasiekiamo per magistralę. Jei šis signalas išjungtas, prieigos ciklas pailgės, nes prie jo bus pridedami laukimo ciklai draudimo laikotarpiui. Kai magistralėje yra pagrindinis procesorius arba išorinė plokštė, kiekvienas laukimo ciklas yra pusė dažnio laikotarpio SYSCLK(dėl laikrodžio dažnio SYSCLK=8 MHz laukimo laikrodžio trukmė – 62,5 ns). Jei magistralėje yra DDP valdiklis, kiekvienas laukimo ciklas yra vienas periodas SYSCLK(Dėl SYSCLK=8 MHz – 125 ns). Kai pasiekiate išorinės plokštės atmintį, CPU visada automatiškai įterpia vieną laukimo ciklą (jei signalas -0WS išjungtas), todėl, jei išorinė plokštė turi pakankamai ciklo laiko su vienu laukimo ciklu, išjunkite signalą I/O CH RDY neprivaloma. PASTABA: Vykdydami DMA ciklus, įvesties / išvesties įrenginiai neturėtų generuoti šio signalo, nes įvesties / išvesties įrenginys įjungia DRQ signalą tik po to, kai įvesties / išvesties įrenginys gali priimti arba išsiųsti tikrus duomenis ir reikalingas papildomas ciklo trukmės valdymas. signalą. I/O CH RDY Nr. Tik atminties įrenginiai DMA ciklų metu gali įjungti šį signalą. ĮSPĖJIMAS: signalas I/O CH RDY negali būti išjungtas ilgiau nei 15 μs, nes pažeidžiant šį reikalavimą galimas duomenų praradimas dinaminėse atminties lustuose. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra pagrindinė magistralės plokštė, ji turi priimti ir analizuoti signalą I/O CH RDY kai atlieka prieigos ciklus prie kitų išteklių. Kai išorinė plokštė veikia kitais režimais, ji turi įjungti šį signalą, kai yra pasirengusi užbaigti ciklą. I/O CH RDY ir atlikti visus prieigos ciklus kaip įprastus 8 arba 16 bitų atminties prieigos ciklus. Todėl montuojant išorinę plokštę į kompiuterį, todėl reikia pratęsti signalo prieigos ciklą I/O CH RDY, tikrai turėtumėte įsitikinti, kad jūsų kompiuteryje nėra tokios netinkamai suprojektuotos išorinės plokštės. -0WS Signalas -0WS(0 laukimo būsenų – 0 laukimo ciklų) yra vienintelis signalas visoje magistralėje, kurį reikia sinchronizuoti su dažniu, kai magistralėje jį gauna pagrindinis SYSCLK. Jį įjungia procesoriaus arba išorinės plokštės prieiga prie resurso ir informuoja magistralinį magistralę, kad prieigos ciklas turi būti baigtas neįdedant laukimo laikrodžio. PASTABA: nors šis signalas prijungtas prie 8 bitų kortelės lizdo, jo negali naudoti 8 bitų šaltinis. Jį galima naudoti tik norint pasiekti 16 bitų atmintį, įdiegtą lizde, kai centrinis procesorius arba išorinė plokštė yra pagrindinė magistralės dalis. Šis signalas nepaisomas, kai pasiekiamas oro šaltinis arba kai DMA valdiklis arba regeneravimo valdiklis yra pagrindinis magistralės valdiklis. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra pagrindinė magistralės plokštė, ji turi gauti signalą -0WS iš išteklių, kuriuos jis pasiekia, ir atlikti prieigos ciklus tiems ištekliams be papildomų laukimo ciklų. Kai išorinė plokštė yra 16 bitų atminties, ji turi įjungti signalą -0WS, jei šios atminties greitis leidžia atlikti prieigos ciklus neįterpiant papildomo laukimo ciklo. DĖMESIO! Deja, kai kurios išorinės plokštės, tapusios magistralėmis, signalą ignoruoja -0WS ir atlikti visus prieigos ciklus kaip įprastus 8 arba 16 bitų atminties prieigos ciklus. -ATNAUJINTI Signalas -ATNAUJINTI(Atnaujinimas) įjungia atnaujinimo valdiklis, kad praneštų visiems magistralėje esantiems įrenginiams, kad vyksta atminties atnaujinimo ciklai. IŠORĖS PLOKŠTŲ SAVYBĖS Jei išorinė plokštė yra pagrindinė magistralės plokštė, ji turi įjungti signalą -ATNAUJINTI atminties regeneravimo užklausai. Tokiu atveju regeneravimo ciklas bus vykdomas, net jei regeneravimo valdiklis nėra magistralės pagrindinis valdiklis. Centrinių valdymo signalų grupę sudaro įvairaus dažnio signalai, valdymo signalai ir paklaidos. Signalas - MEISTRO(Master) turi būti generuojamas tik išorinės plokštės, kuri nori tapti magistralės magistrale. DĖMESIO! Jei signalas - MEISTROįjungta ilgiau nei 15 µs, tada išorinė plokštė turi paprašyti atminties atnaujinimo ciklo įjungdama signalą -ATNAUJINTI. IŠORĖS PLOKŠTŲ SAVYBĖS Signalas - MEISTRO leidžia išorinė plokštė, kuri tampa pagrindine magistrale, tik gavusi atitinkamą signalą -DUKAS iš DDP valdiklio. Po signalo - MEISTRO bus įjungtas, išorinė plokštė turi palaukti bent vieną dažnio laikotarpį SYSCLK, prieš pradedant generuoti adreso ir duomenų signalus ir mažiausiai du laikotarpius SYSCLK prieš komandinių signalų generavimą. -I/O CH CK Signalas -I/O CH CK(Įvesties / išvesties kanalo patikrinimas) gali būti išspręstas naudojant bet kurį magistralės šaltinį kaip mirtiną klaidos pranešimą, kurio negalima ištaisyti. Tipiškas tokios klaidos pavyzdys yra pariteto klaida prieigos prie atminties metu. Signalas - I/O CH CK turi būti įjungtas mažiausiai 15 ns. Jei generuojant šį signalą pagrindinis magistralės valdiklis buvo DMA valdiklis arba regeneravimo valdiklis, tada signalas -I/O CH CK bus įrašytas į pagrindinės plokštės registrą ir apdorojamas tik centriniam procesoriui tapus pagrindiniu magistralėje. Šis signalas dažniausiai yra prijungtas prie procesoriaus nemaskuojamo pertraukimo įvesties, o jo generavimas priverčia kompiuterį nustoti normaliai veikti. IŠORĖS PLOKŠTŲ SAVYBĖS Jei signalas -I/O CH CK yra įjungtas tuo momentu, kai magistralėje esanti pagrindinė plokštė yra išorinė plokštė, ji įrašoma į pagrindinės plokštės registrą ir bus apdorojama tik po to, kai magistralę užfiksuos centrinis procesorius. NUSTATYTI DRV Signalas NUSTATYTI DRV(Reset Driver) generuoja centrinis procesorius, kad iš pradžių būtų nustatyti visi prieigos ištekliai magistralėje, kai įjungiamas maitinimas arba nukrenta jos įtampa. Minimali šio signalo skiriamoji geba yra 1 ms. IŠORĖS PLOKŠTŲ SAVYBĖS Išorinės plokštės turi perjungti savo išėjimus į trečiąją būseną visą šio signalo generavimo laiką. SYSCLK Signalas SYSCLK(System Clock - sistemos dažnis) šioje knygoje daroma prielaida, kad ji yra 8 MHz, nors paprastai šis dažnis yra toks pat kaip pagrindinės plokštės centrinio procesoriaus laikrodžio dažnis, tačiau 50% (pagal trukmę) loginio „1“. Visi autobusų ciklai yra proporcingi SYSCLK, bet visi signalai autobuse, išskyrus -0WS, nesinchronizuotas su SYSCLK. IŠORĖS PLOKŠTŲ SAVYBĖS Kai išorinė plokštė yra magistralinė, ji gali būti naudojama SYSCLK ciklo trukmei nustatyti, bet ne generuojant -0WS, galima naudoti bet kokį sinchronizacijos signalą. O.S.C. Signalas O.S.C. generuoja pagrindinė plokštė visada fiksuotu 14,3818 MHz dažniu su 45-55% (trukmė) loginiame lygyje "1". Signalas O.S.C. nesinchronizuotas su jokiu SYSCLK su bet kokiu kitu signalu magistralėje, todėl negali būti naudojamas programoms, kurias reikia sinchronizuoti su kitais signalais. Istoriškai atrodė, kad šis signalas palaiko pirmuosius spalvotų monitorių valdiklius, skirtus asmeniniams kompiuteriams iš IBM PC serijos. Šį signalą patogu naudoti su išorinėmis kortelėmis, nes jis yra vienodas visuose su IBM PC/AT suderinamuose kompiuterių modeliuose. Pertraukimo signalų grupė naudojama prašyti pertraukti CPU. PASTABA: Pertraukimo užklausos signalai paprastai prijungiami prie Intel 8259A tipo pertraukimo valdiklio. Nepaisant to, kad bet kuris magistralėje esantis valdiklis turi prieigą prie pertraukimų valdiklių (kaip ir UVV), programinės įrangos suderinamumo sumetimais tik centrinis procesorius gali aptarnauti pertraukimo valdiklį. IRQ<15,14,12,11,10>
IRQ<9,7...3>
Pertraukimo gali prašyti ištekliai tiek pagrindinėje plokštėje, tiek išorinėse plokštėse, išsprendžiant atitinkamą signalą IRQ. Signalas turi likti įjungtas, kol CPU patvirtina pertraukimą, o tai paprastai reiškia, kad CPU pasiekia išteklius, kurie paprašė pertraukti. IŠORĖS PLOKŠTŲ SAVYBĖS Pertraukimo užklausa įrašoma į trigerį pertraukimo valdiklyje, esančiame kylančiame pertraukimo prašymo signalo krašte, ir turi būti generuojama mikroschemomis su įprastiniais TTL išėjimais. Todėl, pasirinkdami išorinės kortelės pertraukimo užklausos eilutę, turėtumėte įsitikinti, kad šioje eilutėje nėra jokios kitos išorinės kortelės. Šie signalai palaiko duomenų perdavimo ciklus tiesioginės prieigos prie atminties metu. PASTABA: DMA kanalai<3...0>palaiko tik 8 bitų duomenų perdavimą. DDP kanalai<7...5>palaiko tik 16 bitų duomenų perdavimą. DRQ<7...5,0>
DRQ<3,2,1>
Signalai DRQ(DMA užklausa) išsprendžia pagrindinės plokštės arba išorinių plokščių ištekliai, kad būtų galima paprašyti DMA valdiklio aptarnavimo arba užgrobti magistralę. Signalas DRQ turi būti įjungtas, kol DMA valdiklis įjungs atitinkamą signalą -DUKAS. IŠORĖS PLOKŠTŲ SAVYBĖS Signalai DRQ yra generuojami iš įprastų TTL mikroschemų išėjimų, todėl montuojant išorinę plokštę į ISA magistralės lizdą, reikia teisingai pasirinkti DMA kanalą, kurio neturėtų užimti kitos išorinės plokštės. -DUKAS<7...5,0>
-DUKAS<3,2,1>
Signalai -DUKAS(DMA patvirtinimas – DMA patvirtinimas) leidžia DMA valdiklis kaip užklausos signalų patvirtinimą. DRQ<7...5,3...0>
. Atitinkamo signalo skiriamoji geba -DUKAS reiškia, kad bus pradėti DMA ciklai arba išorinė plokštė užfiksavo magistralę. T/C Signalas T/C(Terminal Count) įjungia DDP valdiklis, kai baigiamas duomenų perdavimų skaičius bet kuriame DMA kanale, ty baigiami visi duomenų perdavimai. Maitinti išorines plokštes magistrale YRA Naudojamos 5 nuolatinės srovės maitinimo įtampos: +5 V, -5 V, +12 V, -12 V, 0 V (dėklas - Įžeminimas). Visos maitinimo linijos yra prijungtos prie 8 bitų jungties, išskyrus vieną +5 V liniją ir vieną korpuso liniją ant papildomos jungties. Didžiausias leistinas išorinės plokštės srovės suvartojimas kiekvienai maitinimo įtampai pateiktas lentelėje. 4.1. 4.1 lentelė. Maksimalus išorinės plokštės suvartojimas Įtampa DĖMESIO! Lentelėje pateikti duomenys. 4.1 nereiškia, kad kiekviena iš lizduose sumontuotų išorinių kortelių gali vartoti tokias sroves. Lentelėje tik nurodoma, kokios srovės gali praeiti per išorinės plokštės jungtį (-es). Bendras leistinas visų išorinių kortelių srovės suvartojimas paprastai ribojamas kompiuterio maitinimo šaltinio. Todėl prieš montuodami naują išorinę kortelę į magistralės lizdą, turėtumėte išsiaiškinti, ar yra tinkamas šios kortelės srovės suvartojimo rezervas kompiuterio maitinimo šaltinyje. Autobusų dviračiai YRA visada asinchroninis atžvilgiu SYSCLK. Įvairūs signalai įjungiami ir išjungiami bet kuriuo metu; leistinais intervalais atsako signalai taip pat gali būti generuojami bet kuriuo metu. Vienintelė išimtis yra signalas -0WS, kuri turi būti sinchronizuota su SYSCLK. Autobuse yra 4 atskiri ciklo tipai: Prieiga prie šaltinio, RAP, Regeneracija, Padangų gaudymas. Ciklas Prieiga prie šaltinio Vykdomas, jei centrinis procesorius arba išorinė plokštė, kaip pagrindinis valdiklis, bendrauja su įvairiais magistralės ištekliais. DMA ciklas vykdomas, jei DMA valdiklis yra pagrindinis magistralės ir atlieka duomenų perdavimo ciklus tarp atminties ir ore esančio įrenginio. Atkūrimo ciklą atlieka tik regeneravimo valdiklis, kad atkurtų dinamines atminties lustus. Autobusų fiksavimo ciklą atlieka išorinė plokštė, kad taptų magistralės meistru. Struktūriškai ciklai skiriasi magistralėje esančio pagrindinio įrenginio tipu ir joje esančių prieigos išteklių tipais. Ciklo tipas yra skirtingų tipų dėl skirtingos kiekvieno tipo ciklo trukmės. Yra trys ciklo tipai Prieiga prie šaltinio: ciklas su 0 laukimo ciklų – šis ciklas yra trumpiausias iš visų galimų; normalus ciklas – atliekant tokį ciklą, prieigos resursas nedraudžia parengties signalo I/O CH RDY- nuo šiol tokio tipo ciklas bus tiesiog vadinamas normaliu; išplėstinis ciklas – vykdant tokį ciklą prieigos resursas išjungia parengties signalą I/O CH RDY už laiką, reikalingą ištekliui gauti ar perduoti duomenis – nuo šiol tokio tipo ciklas bus vadinamas išplėstiniu. PDP ir regeneravimo ciklai taip pat yra dviejų tipų: normalūs ir išplėstiniai, remiantis tomis pačiomis aukščiau aprašytomis sąlygomis, visų tipų ciklai bus išsamiai aprašyti ir, be to, skyriuje. 6 paveiksle parodytos visų tipų ciklų laiko diagramos. CPU pradeda ciklą Prieiga prie šaltinio signalo generavimas RUŠAS, informuodamas visus išteklius apie adreso teisingumą linijose S.A.<19...0>
, taip pat adresų taisymui pagal išteklius išilgai linijų L.A.<23...17>
. Ištekliai turi nurodyti CPU signalo skiriamąją gebą -MEM CS16 arba -I/O CS16 kad ciklas turi būti 16 bitų; kitu atveju ciklas baigsis kaip 8 bitų. CPU taip pat pateikia instrukcijas - MEMR, -MEMW, -IORC Ir -IOWC apibrėžiantis resurso tipą (atminties arba radijo bangos), taip pat duomenų perdavimo kryptį. Jei atmintis pasiekiama per pirmąjį adreso erdvės megabaitą, signalas taip pat bus išspręstas -SMEMR arba -SMEMW. Prieigos šaltinis, kuriam reikia pakeisti ciklo laiką, turi atsakyti signalu -0WS arba I/O CH RDY informuoti centrinį procesorių apie prieigos ciklo trukmę. IŠORĖS PLOKŠTŲ SAVYBĖS Išorinė plokštė, kuri užfiksavo magistralę, taip pat pradeda prieigos ciklą generuodama adreso signalus, tačiau, skirtingai nei CPU, nepatvirtina adreso signalu RUŠAS. Šio signalo linijoje pagrindinė plokštė palaiko loginį „1“ lygį visą laiką, kai magistralę užfiksuoja išorinė plokštė. Todėl išorinė plokštė turi duoti tikrus signalus abiejose linijose S.A.<19...0>
ir išilgai linijų L.A.<23...17>
prieš pradedant įjungti komandų signalus, išlaikant adresą iki ciklo pabaigos. Išorinė plokštė taip pat turi turėti galimybę analizuoti signalą -MEM CS16 Ir -I/O CS16 ir pagal šiuos signalus nutraukia 16 arba 8 bitų kilpą. Prieigos ciklas su 0 laukimo ciklų yra trumpiausias ciklas autobuse. Šią kilpą galima vykdyti tik tada, kai centrinis procesorius arba išorinė plokštė (kai magistralėje yra pagrindinė) pasiekia 16 bitų atmintį. Ciklo pradžioje kapitonas turi nustatyti adresą eilutėse L.A.<23...17>
norėdami pasirinkti 128 KB atminties bloką. Jei signalas neleidžiamas -MEM CS16, tada ciklas baigsis kaip 8 bitų (įprastas arba išplėstinis), o ciklas su 0 laukimo ciklų nebus vykdomas. Jei ištekliai leidžia signalą -MEM CS16, tada jis turi įjungti signalą -0WS tinkamu laiku po komandos signalo paskelbimo - MEMR arba -MEMW užbaigti ciklo 0 laukimo ciklų. Kai signalas draudžiamas -0WS ciklas baigiasi įprastai arba pailgėja. PASTABOS: Jei signalas -0WS yra leidžiamas prieigos resurso, tada pagrindiniam įrenginiui nereikia signalo leidimo I/O CH RDY– jis ignoruojamas. Tik signalas -0WS yra autobuse YRA sinchroninis atžvilgiu SYSCLK signalas. IŠORĖS PLOKŠTŲ SAVYBĖS Išorinė plokštė, perėmusi magistralę, atlieka prieigos ciklą su 0 laukimo ciklų, kaip ir centrinis procesorius. Įprastą kilpą gali vykdyti centrinis procesorius arba išorinė plokštė (jei jai priklauso magistralė), kai pasiekiate 8 arba 16 bitų įrenginį arba atmintį. Išdavęs adreso signalus į magistralę, pagrindinis įjungia komandų signalus - MEMR, -MEMW, -Aš/ARBA arba -I/OW. Atsakydamas išteklius turi išspręsti signalą I/O CH RDY tinkamu laiku, kitaip ciklas baigsis kaip pratęstas. Leidimas I/O CH RDY verčia kapitoną užbaigti ciklą per nustatytą laikotarpį (šis laikotarpis yra periodo kartotinis SYSCLK, bet nėra su juo sinchronizuojamas). Įprasto ciklo trukmę lemia signalo skiriamoji geba - MEMR, -MEMW, -Aš/ARBA arba -I/OW o tai savo ruožtu priklauso nuo duomenų dydžio ir prieigos šaltinio adreso. Išplėstą kilpą gali vykdyti centrinis procesorius arba išorinė plokštė (jei jai priklauso magistralė), kai pasiekiate 8 arba 16 bitų ICU arba atmintį. Magistralės valdiklis vykdo išplėstinę kilpą, jei prieiga prie šaltinio neįjungia signalo tinkamu laiku po komandos signalo įjungimo. I/O CH RDY. Valdytojas ir toliau įjungia komandos signalą, kol išteklius leidžia signalą I/O CH RDY. Pailginto ciklo laikotarpis taip pat yra kartotinis SYSCLK Regeneracijos valdiklis bando perimti magistralę po 15 µs nuo paskutinio regeneravimo ciklo dviem būdais: jei magistralė priklauso centriniam procesoriui, tada, įvykdžius dabartinę komandą, ji perduoda magistralę regeneravimo valdikliui; jei magistralė priklauso DMA valdikliui, magistralė bus perduota į regeneravimo valdiklį tik DMA valdikliui baigus duomenų perdavimo ciklus. Šių signalų tikslas regeneravimo ciklo metu turi originalų aiškinimą: -ATNAUJINTI- šio signalo skiriamoji geba rodo regeneracijos ciklo pradžią; Adresas- regeneravimo valdiklis generuoja tik signalus per SA adreso linijas<7...0>, likę adreso signalai nėra apibrėžti; - MEMR- signalas - MEMRįjungtas regeneravimo valdiklio, o -SMEMR signalas bus įjungtas pagrindinėje plokštėje; SD<15...0>
- regeneravimo valdiklis ignoruoja duomenų linijas ir visi magistralės ištekliai reikalingi, kad jų išvestis duomenų linijomis būtų perduodama į trečiąją būseną; Regeneracijos valdiklis ignoruoja šiuos signalus: -MEM CS16 -I/O CS16 IŠORĖS PLOKŠTŲ SAVYBĖS Kai išorinė plokštė yra pagrindinė magistralės plokštė, ji turi savarankiškai įjungti signalą -ATNAUJINTI pradėti atminties regeneravimo ciklą. Įprastą regeneracijos ciklą pradeda regeneravimo valdiklis, įjungdamas signalą - MEMR, atsakydamas išteklius turi išspręsti signalą I/O CH RDY tinkamu laiku, kitaip ciklas baigsis kaip pratęstas. Ciklo trukmę iš tikrųjų lemia tik signalo trukmė - MEMR. Regeneravimo valdiklis atlieka pratęstą ciklą, jei bent vienas prieigos šaltinis neleidžia signalo I/O CH RDY tinkamu laiku po signalo išsprendimo - MEMR. Regeneracijos valdiklis ir toliau įjungia signalą - MEMR prieš signalą I/O CH RDY bus įjungtas visais autobuso ištekliais. Pailginto ciklo laikotarpis taip pat yra kartotinis SYSCLK, bet nėra su juo sinchronizuojamas. DMA ciklas panašus į prieigos ciklą, kurį atlieka kitas magistralės savininkas. DMA ciklai pradedami įjungus signalą -DUKAS DDP valdiklis. Perduodamų duomenų dydis priklauso nuo naudojamo DMA kanalo: kanalai nuo 0 iki 3 yra apibrėžti 8 bitų duomenų perdavimui, o kanalai nuo 5 iki 7 – 16 bitų duomenų perdavimui. Signalai -MEM CS16 Ir -I/O CS1 6 nepaiso pats DMA valdiklis, tačiau šiuos signalus naudoja pagrindinės plokštės baitų maišytuvas. DMA ciklai atliekami tik tarp atminties ir I/O įrenginių. DMA valdiklio generuojamuose adresų signaluose yra tik atminties adresas, o oro adreso nėra. Duomenų siuntimo procesas DMA cikle veikia taip: duomenų šaltinis įkelia duomenis į magistralę, o duomenų imtuvas turi būti pasirengęs juos priimti tuo pačiu metu. Taip pat vienu metu įjungiamos rašymo ir skaitymo komandos, kad būtų galima tinkamai pasirinkti persiuntimo kryptį. Tokiu atveju skaitymo signalas būtinai įjungiamas prieš rašymo signalą, kad būtų išvengta susidūrimo tarp duomenų buferių dviejuose šaltiniuose. Oro įrenginys, prašantis DMA režimo magistralėje, leidžia signalą DRQ atitinkamą kanalą. Jei magistralės pagrindinis procesorius yra centrinis procesorius, jis atleidžia magistralę DMA valdikliui, kuris savo ruožtu praneša oro valdikliui su signalo leidimu. -DUKAS kad prasideda RAP ciklas. Kadangi DMA valdiklis sukuria tik atminties adresą, ore esantis įrenginys turi naudoti signalus -Aš/ARBA, -I/OW Ir -DUKAS duomenims priimti arba perduoti DMA režimu. DMA ciklas prasideda signalo įjungimu -DUKAS atitinkamą kanalą, taip pat signalą AEN. Signalo raiška AEN DMA valdiklis praneša visiems magistralės ištekliams, kad adresus ir komandų signalus generuoja DMA valdiklis, o ne centrinis procesorius, regeneravimo valdiklis ar išorinė plokštė. Išsprendus komandų signalus, DMA valdiklis analizuoja signalą I/O CH RDY ciklo trukmei nustatyti. Jei ciklas pailgėja, pailgėjimo laikotarpis yra dvigubo laikotarpio kartotinis SYSCLK, nors ir nesinchronizuotas su SYSCLK. PASTABA: Duomenys, įrašyti į atmintį arba ore esantį įrenginį, turi būti teisingi prieš įjungiant rašymo komandą ir išlikti teisingi, kol įrašymo komanda išjungiama. Įprastą kilpą DMA valdiklis atlieka 8 arba 16 bitų duomenų perdavimui. DMA valdiklis įgalina signalus - MEMR, -MEMW, -Aš/ARBA Ir -I/OW, o atmintis, su kuria atliekamas keitimas, turi leisti signalą I/O CH RDY tinkamu laiku, kitaip ciklas baigsis kaip pratęstas. Signalo raiška I/O CH RDY priverčia valdiklį užbaigti kilpą per nustatytą laikotarpį; šis laikotarpis yra laikotarpio kartotinis SYSCLK, bet nėra su juo sinchronizuojamas. Signalo skyros trukmė - MEMR, -MEMW, -Aš/ARBA Ir -I/OW nustato viso ciklo trukmę, o ši trukmė priklauso nuo skirtingų adresų erdvių duomenų dydžio. Išplėstinį DMA ciklą DMA valdiklis vykdo taip pat kaip ir įprastą ciklą, išskyrus tai, kad išplėstiniame cikle signalas I/O CH RDY nėra įjungtas tinkamu laiku po komandos signalo įjungimo. DDP valdiklis ir toliau leidžia komandų signalus, kol ore esantis įrenginys leidžia signalą I/O CH RDY. Laikotarpis, kuriuo ciklas pratęsiamas, šiuo atveju yra dvigubo laikotarpio kartotinis SYSCLK, nors ir nesinchroniškai su SYSCLK. PASTABA: Adreso signalai L.A.<23...0>
Įprasto prieigos ciklo metu prieigos ištekliai turi būti įrašyti į registrą, kad įsimintų adresą per visą ciklą. Skirtingai nuo įprastų kilpų, vykdant DMA kilpas, šie adreso signalai tinka visai DMA kilpai. DĖMESIO! DMA kanalai, kuriuos išorinės kortelės naudoja magistralei užfiksuoti, turi būti užprogramuoti pakopiniu režimu. Bet kuri išorinė kortelė, įdiegta lizde, gali tapti pagrindine ISA magistralės pagrindine kortele. Magistralės gaudymo išorinė plokštė turi prasidėti nuo signalo įjungimo DRQ DMA kanalas iš anksto užprogramuotas kaskadiniu režimu. DMA kanalas, užprogramuotas kaskadiniu režimu, daro prielaidą, kad visi DMA ciklai buvo vykdomi išorinio šaltinio – šiuo atveju išorinės plokštės. DMA valdiklis reaguoja į išorinę plokštę signalo raiška -DUKAS; išorinė plokštė, reaguodama į -DUKAS leidžia signalą - MEISTRO. Po signalo rezoliucijos - MEISTRO išorinė plokštė turi šiek tiek palaukti, kol galės pradėti prieigos ciklus. Šio skyriaus lentelėse rodomi visų ankstesniame skyriuje paaiškintų ciklų laiko santykiai. Visi laikai pateikti SYSCLK = 8 MHz dažniui, todėl jei suprojektuota išorinė plokštė turi veikti kompiuteriuose, kurių SYSCLK dažnis yra iki 16 MHz, tuomet išorinės plokštės greičio reikalavimai turėtų būti sugriežtinti bent jau dvigubai daugiau nei duota. Ištekliams visas laikas matuojamas prieigos išteklių jungtyje. Pridedamas laikas nuo 0...11 ns, kad būtų atsižvelgta į signalo sklidimo trukmę magistrale. Kai kuriais atvejais signalas grąžinamas iš resurso, kuris buvo signalo šaltinis, sinchronizuotas su grąžinamu, tokiu atveju pridedama 0...22 ns. Laikas "0" reiškia teoriškai mažiausią įmanomą laiką ir naudojamas tik kaip apytikslis laikas nustatant ciklo trukmę. PASTABA: lentelėse ir laiko diagramose rodomi tik -MEMR ir -MEMW signalai, o ne -SMEMR ir -SMEMW signalai. Signalai -SMEMR ir -SMEMW generuojami su uždelsimu nuo 0 iki 10 ns, palyginti su -MEMR ir -MEMW signalais, tais atvejais, kai centrinis procesorius, DMA valdiklis arba regeneravimo valdiklis yra pagrindinis magistralės valdiklis. Jei magistralėje yra išorinė plokštė, uždelsimas gali būti padidintas iki 22 ns. PASTABA: Visose laiko lentelėse TCLK žymi magistralės laikrodžio periodą. 6.1 lentelė. Laiko ryšiai ciklams su 0 laukimo ciklų, normalus ir išplėstinis, 16 ir 8 bitų atminties ištekliams ir radijo bangoms. N parametras vardas Autobuso meistras (ns) Prieiga prie išteklių (ns) Maks Maks L.A.<23...17>nustatytas į BALE Impulso plotis RUSU L.A.<23...17>išsaugotas po BALE L.A.<23...17> MEM CS16 tiesa iš LA<23...17> MEM CS16 vyksta po LA<23...17> S.A.<19...0>nustatyti prieš komandą 16 bitų atminčiai S.A.<19...0>nustatyti prieš komandą 16 arba 8 bitų radijo bangoms SBHE nustatytas prieš komandą 16 bitų atminčiai SBHE nustatytas prieš komandą 16 arba 8 bitų radijo bangoms Rašymo / skaitymo komandų trukmė pasiekiant 16 bitų atmintį (įprastas arba išplėstinis ciklas) Rašymo / skaitymo komandų trukmė pasiekiant 16 bitų radijo bangas (įprastas arba išplėstinis ciklas) Rašymo / skaitymo komandų trukmė pasiekiant 16 bitų atmintį (0 laikrodžio ciklų) Rašymo / skaitymo komandų trukmė pasiekiant 8 bitų išteklius (įprastas arba išplėstinis ciklas) S.A.<19...0>nustatytas į BALE Duomenų nustatymo laikas po 16 bitų atminties nuskaitymo signalo Duomenų nustatymo laikas po 16 bitų UVV skaitymo signalo Duomenų nustatymo laikas po 16 bitų atminties nuskaitymo signalo ciklui su 0 laukimo ciklų d Duomenų nustatymo laikas po 8 bitų skaitymo signalo Duomenų nustatymo laikas 16 bitų atminties įrašymo cikle Duomenų nustatymo laikas rašymo cikle į 16 bitų radijo bangą Duomenų įrašymo ciklo į 8 bitų šaltinį laikas nustatymas S.A.<19...0>, -SBHE pašalinami po komandos signalo Komandos išjungimo laikas pasiekiant 16 bitų šaltinį Komandos išjungimo laikas, kai pasiekiate 8 bitų šaltinį Prieš pašalindami komandą, perskaitykite duomenų nustatymo laiką Duomenų saugojimas skaitymo metu Duomenų saugojimas rašant SD signalų vertimas<15...0>į trečiąją būseną pašalinus komandą 0WS tiesa iš komandos I/O CS16 tiesa iš SA<19...0> I/O CS16 sulaikomas pašalinus SA<19...0> I/O CH RDY įrašyti „0“ iš 16 bitų komandos Įvesties / išvesties CH RDY įvesti „0“ iš 8 bitų komandos I/O CH RDY trukmė log."0" TCLK Komandos signalo pašalinimas įjungus I/O CH RDY Leidžiama BALE po komandos išvalyta Laikrodžio laikotarpis (TCLK) Duomenys nustatomi prieš įjungiant I/O CH RDY L.A.<23...17>sulaikomas įjungus prieigos prie atminties komandą Trukmė -0WS 0WS nustatomas prieš nukritus SYSCLK 0WS laikomas po SYSCLK kritimo Pastaba: (1) LA<23...17>gaminami taip pat kaip SA<19...0>, jei magistralėje esantis pagrindinis procesorius nėra centrinis procesorius. Lentelė 6.2. Atminties regeneravimo ciklo laiko santykiai. N parametras vardas Regeneravimo valdiklis (ns) Išorinė plokštė (ns) Maks Maks Trukmė -MEMR/-SMEMR S.A.<19...0>įdiegtas iš anksto MEMR S.A.<19...0>surengtas baigus komandą I/O CH RDY į log."0" iš -MEMR/-SMEMR Įjungus I/O CH RDY, MEMR išvalomas REFRESH nustatytas į -MEMR REFRESH sulaikomas išjungus -MEMR (1) S.A.<19...0>ir -MEMR yra trečioje būsenoje po -MEMR slopinimo Vėlavimas grąžinti magistralės valdymą išjungus -REFRESH PASTABA: (1) Signalą -REFRESH galima palaikyti ilgą laiką, kad būtų atlikti keli atminties atnaujinimo ciklai. 6.3 lentelė. DMA ciklų laiko santykiai N parametras vardas Išorinė plokštė kaip šaltinis arba DMA valdiklis (ns) Išorinė plokštė kaip imtuvas (ns) DACK, AEN nustatyti į -I/OR, -I/OW Adresas nustatomas prieš komandą I/OR nustatytas į -MEMW MEMR nustatytas į -I/OW Duomenys nustatyti iš -I/OR(1) Duomenys nustatyti iš -MEMR(1) Duomenims nustatyta skiriamoji geba -MEMW Duomenys nustatyti į -I/OW skiriamąją gebą Skaitymo komanda laikoma išjungus rašymo komandą Adresas nuslepiamas, kai komandos yra uždraustos Duomenys, saugomi išjungus komandas (1) I/O CH RDY, kad prisijungtumėte prie „0“ iš atminties prieigos komandos (1) T/C nustatomas prieš komandą T/C sulaikomas po komandos uždraudimo Trukmė -I/ARBA Trukmė -MEMR Trukmė -I/OW Trukmė -MEMW Išjungus komandą, DACK laikomas AEN sulaikomas išjungus komandą DRQ aktyvus iš komandos įgalinimo Trukmės žurnalas."0" I/O CH RDY PASTABA: (1) Ne DMA valdikliui, o išorinei plokštei. 6.4 lentelė. Autobuso paėmimo ciklo laiko santykiai N parametras vardas CPU, DMA valdiklis, regeneravimo valdiklis (ns) Išorinė plokštė (ns) DACK įjungiamas įjungus DRQ (1) Vėlavimas -MASTER nuo -DACK 0 DMA valdiklis perkelia savo išėjimus į trečiąją būseną AEN sulaikomas įjungus -MASTER Išorinė plokštė pradeda gaminti adreso, duomenų ir komandų signalus - MASTER signalas sulaikomas išjungus DRQ -DACK signalas sulaikomas po DRQ blokavimo (2) Išorinė plokštė perkelia savo išėjimus į trečiąją būseną, kol išjungiamas -MASTER signalas CPU pradeda generuoti savo signalus po to, kai išjungiamas -MASTER signalas Ryžiai. 6.5. Įprastas ir išplėstinis 8 bitų I/O įrenginio rašymo/skaitymo ciklas Ryžiai. 6.6. Įprastas ir prailgintas regeneravimo ciklas: 1 – -REFRESH signalo skyros laikas gali būti padidintas, kad būtų atlikti keli regeneravimo ciklai; 2 – dabartinis magistralinis pagrindinis kompiuteris turi perduoti adreso ir komandos signalus į trečiąją būseną prieš įjungiant REFRESH signalą. Ryžiai. 6.7. Įprasti ir išplėstiniai DAP ciklai: 1 - DRQ gali tapti neigiamas bet kuriuo metu po -DACK; 2 – IO/CH RDY išjungtas, kad būtų galima įdėti papildomų miego laikrodžių. Kiekvienas papildomas laukimo laikrodžio ciklas susideda iš dviejų SYSCLK laikrodžio ciklų; 3 – DMA valdiklis aktyvuoja TC signalą paskutinio duomenų perdavimo metu Ryžiai. 6.8. Magistralės fiksavimo ciklas: (1) - DMA valdiklis; (2) – Išorinė plokštė Jungties kaiščių priskyrimai rodomi iš viršaus į apačią (kai sumontuota išorinė plokštė, komponento pusė atitinka dešinę jungčių pusę, o montavimo juostelės vieta – viršuje). 36 kontaktų jungtis: Būstas (GND) Būstas (GND) Būstas (GND) Toliau pateikiamos santrumpos bus naudojamos vėliau, aptariant magistralės signalo charakteristikų reikalavimus. TRYS – trijų būsenų išėjimas. Turi būsenas: aktyvus žemas lygis, aktyvus aukštas lygis, išjungtas; Gerai – atviras kolektoriaus išėjimas. Turi būsenas: aktyvus žemas lygis, išjungtas; TTL - tranzistoriaus-tranzistoriaus logikos išvestis su dviem būsenomis. Turi būsenas: aktyvus žemas lygis, aktyvus aukštas lygis; Iih - aukšto lygio įėjimo srovė. Ši srovė atsiranda, kai prie įėjimo yra prijungtas aktyvus aukštas išėjimas; Iil - žemo lygio įėjimo srovė. Ši srovė atsiranda, kai prie įvesties prijungiamas aktyvus žemas išėjimas. Ioh – aukšto lygio išėjimo srovė. Apibūdina įrenginio išėjimo apkrovą aktyviu aukštu lygiu; Iol – žemo lygio išėjimo srovė. Apibūdina įrenginio išvesties apkrovą esant aktyviam žemam lygiui; Vih - aukšto lygio įėjimo įtampa; Vil - žemo lygio įėjimo įtampa; Voh - aukšto lygio išėjimo įtampa; Vol - žemo lygio išėjimo įtampa. Įtampos ir srovės išilgai signalų grandinės magistralėje. ISA magistralėje galima naudoti tik trijų tipų įrenginius: TTL (tranzistoriaus-tranzistoriaus logika), TRI (tristable) ir OK (atviro kolektoriaus išvestis). TTL įrenginys gali būti tik fiksuotos krypties – įvesties arba išvesties. Trijų būsenų įrenginys gali būti ir įvestis, ir išvestis, be to, būti trečiosios būsenos. siųstuvas imtuvas siųstuvas imtuvas PASTABOS: (1) Voh = 2,4 V Vih = 2,7 V Vol = 0,5 V Vil = 0,4 V Visos lentelės srovės nurodytos miliamperais. „-“ ženklas prieš srovės vertę reiškia, kad srovė teka iš išorinės plokštės į pagrindinės plokštės kryžminį jungtį. (2) Atviro kolektoriaus išvesties linija gali būti prijungta prie TTL įvesties. (3) Linijoje su atviru kolektoriaus išėjimu srovė Ioh (nuotėkio srovė) neturi viršyti 0,4 miliampero kiekviename lizde. Kuriant savo išorines plokštes, be tų, kurios nurodytos lentelėje, reikia laikytis kelių sąlygų. 7.4. Tai yra šios sąlygos: 7.2 lentelė. Rezistorių reikšmės ir prijungimo būdas Nuosekliai Siekiant optimizuoti magistralės elektrines charakteristikas, pagrindinės plokštės kryžminėje jungtyje sumontuoti apkrovos rezistoriai. Apkrovos rezistoriai prijungiami dviem būdais: Kurdami išorinę plokštę, taip pat turėtumėte atsižvelgti į šiuos dalykus: Magistralė, kaip žinote, iš tikrųjų yra laidų (linijų) rinkinys, jungiantis įvairius kompiuterio komponentus, kad būtų tiekiamas maitinimas ir keičiamasi duomenimis. „Minimalioje konfigūracijoje“ magistralė turi trijų tipų linijas: Prie magistralės prijungti įrenginiai skirstomi į dvi pagrindines kategorijas – magistralinius ir pavaldinius. Magistralės valdikliai yra įrenginiai, galintys valdyti magistralės veikimą, t.y. inicijuoti rašymą/skaitymą ir pan. Atitinkamai magistralės vergai yra įrenginiai, galintys atsakyti tik į užklausas. Tiesa, yra ir „protingų vergų“, bet kol kas aiškumo dėlei juos pridengsime. Na, tai iš esmės viskas, ką reikia žinoti apie padangas, kad suprastumėte, apie ką kalbėsime toliau. 1981 m. IBM pristatė naują magistralę, skirtą naudoti PC/XT serijos kompiuteriuose. Magistralė buvo labai paprastos konstrukcijos, turinti 53 signalų linijas ir 8 maitinimo linijas ir buvo sinchroninė 8 bitų magistralė su paritetiniais ir dviejų lygių pertraukimais (trigerio krašto pertraukimais), kai naudojami įrenginiai reikalauja pertraukimų keičiant atitinkama IRQ linija nuo 0 iki 1 arba atgal. Toks pertraukimo užklausų išdėstymas leidžia tik vienam įrenginiui naudoti kiekvieną pertraukimą. Be to, magistralė nepalaikė papildomų magistralių pagrindų, o vieninteliai įrenginiai, valdę magistralę, buvo procesorius ir pagrindinėje plokštėje esantis DMA valdiklis. Padangos trūkumai, atsirandantys dėl dizaino paprastumo, yra akivaizdūs. Todėl naudojimui IBM-AT („Advanced Technology“) kompiuteriuose 1984 metais buvo pristatyta nauja magistralės versija, vėliau pavadinta ISA. Išlaikant suderinamumą su senesnėmis 8 bitų išplėtimo plokštėmis, naujoji magistralės versija turėjo daug reikšmingų pranašumų, tokių kaip: Magistralės valdymas nebuvo ypač sėkmingas, nes, pavyzdžiui, prašymas atlaisvinti autobusą („Bus hang-off“) dabartiniam magistralės valdytojui užtruko kelis laikrodžio ciklus, o kiekvienas meistras turėjo periodiškai atlaisvinti magistralę. leisti atnaujinti atmintį (atnaujinti atmintį) arba atnaujinti patys. Siekiant užtikrinti atgalinį suderinamumą su 8 bitų plokštėmis, dauguma naujų funkcijų buvo įdiegtos pridedant naujų eilučių. Kadangi AT buvo sukurtas Intel 80286 procesoriumi, kuris buvo žymiai greitesnis nei 8088, reikėjo pridėti laukimo būsenos generatorių. Norint apeiti šį generatorių, naudojama originalios 8 bitų magistralės laisva linija (B8 kaištis DABAR – „No Wait State“). Kai ši eilutė nustatyta į 0, laukimo laikrodžiai praleidžiami. Naudodami originalią magistralės liniją kaip DABAR, kūrėjai galėjo gaminti ir 16 bitų, ir 8 bitų „greitas“ plokštes. Naujame lizde buvo 4 naujos adreso eilutės (LA20-LA23) ir trijų žemesnių adresų eilučių (LA17-LA19) kopijos. Tokio dubliavimo poreikis atsirado dėl to, kad XT adresų linijos buvo fiksuotos linijos, o dėl šių vėlavimų sumažėjo periferinių įrenginių našumas. Naudojant pasikartojančius adresų eilučių rinkinius, 16 bitų kortelė galėjo anksti ciklo metu aptikti, kad ji buvo pasiekiama, ir išsiųsti signalą, kad ji gali apdoroti 16 bitų ryšį. Tiesą sakant, tai yra pagrindinis dalykas užtikrinant atgalinį suderinamumą. Jei procesorius bando padaryti 16 bitų prieigą prie plokštės, jis gali tai padaryti tik gavęs atitinkamą IO16 atsakymą iš jo. Kitu atveju mikroschemų rinkinys inicijuoja du 8 bitų ciklus, o ne vieną 16 bitų ciklą. Ir viskas būtų gerai, bet be uždelsimo yra tik 7 adresų eilutės, todėl plokštės, naudojančios mažesnį nei 128 KB adresų diapazoną, negalėjo nustatyti, ar perduotas adresas yra jų adresų diapazone, ir atitinkamai išsiųsti IO16 atsakymą. Taigi daugelis plokščių, įskaitant EMS plokštes, negalėjo naudoti 16 bitų ryšio. Daugiau informacijos apie ISA magistralės veikimą rasite aprašyme. Nepaisant oficialaus standarto ir techninių akcentų trūkumo, ISA magistralė 1984 m. pranoko vidutinio vartotojo poreikius, o IBM AT dominavimas masinėje kompiuterių rinkoje lėmė tai, kad išplėtimo plokščių ir AT klonų gamintojai priėmė ISA kaip standartas. Toks magistralės populiarumas lėmė tai, kad ISA lizdai vis dar yra visose pagrindinėse plokštėse, o ISA plokštės vis dar gaminamos. Tiesa, „Microsoft“ PC99 specifikacijoje numato ISA atsisakymą, tačiau, kaip sakoma, iki tol dar reikia palaukti. 
Ryžiai. 1.9 – Impulsų formavimo parinktys naudojant monovibratorius
1.2 ISA sistemos magistralė
1.2.1 Sistemos magistralės charakteristikos
1.2.2 Sistemos magistralės modulių projektavimo ypatybės
1.3 Modulio projektavimo etapai
1.4 1 skyriaus išvados
2 Modulio diagramos kūrimas
2.1 Bendra informacija
2.2 Apibendrintos modulio diagramos kūrimas
2.3 VLSI parinkimas ir jo struktūros aprašymas
VLSI KR580VI53 darbo režimų aprašymas
, (2.1)
suskaičiavęs į skaitiklį įdėtą skaičių. Remiantis GATE signalu ir iš naujo paleidus skaitiklį, kanalo veikimas 4 režimu yra panašus į 0 režimą.2.4 I/O prievadų adresų erdvės pasirinkimas
2.5 Modulio sąsajos elementų kūrimas
2.6 Elementų pagrindo parinkimas ir schemos sukūrimas
2.7 2 skyriaus išvados
3 Programinės įrangos modulių kūrimas
3.1 Programinės įrangos inicijavimo modulio kūrimas
3.2 3 skyriaus išvados
Išvada
A priedas
(informatyvus)Bibliografija
B priedas
(Būtina)B priedas
(Būtina)Modulis kaupimas daugiamačiams Mössbauer spektrometrijos uždaviniams
Diplominis darbas >> FizikaPlėtra automatizuota Ukhtinskaya kompresorinės stoties maitinimo valdymo sistema
Diplominis darbas >> FizikaPlėtra efektyvios informacijos apsaugos sistemos automatizuotose sistemose
Diplominis darbas >> InformatikaPlėtra informacinė informacinė sistema vagonų apskaitai įmonės artėjimo trasoje
Diplominis darbas >> Informatika
1.1. ISA magistralėje veikiančių įrenginių tipai
2. Meistrų charakteristikos autobuse
2.1. CPU
2.2. DMA valdiklis
2.3. Išorinė lenta
2.4. Tiesioginės atminties arba I/O prieigos režimai
2.5. Reset režimas
2.6. Atminties atkūrimo valdiklis
3. Bendras ISA magistralės aprašymas
3.1. Adreso vieta pasiekiant atmintį
3.2. Adresų erdvė I/O įrenginiams
3.3. Pertraukimo struktūra
3.4. Baitų keitiklis
4. ISA magistralės signalų aprašymas
4.1. Adreso signalai
4.2. Komandiniai signalai
4.3. Centriniai valdymo signalai
4.4. Pertraukimo signalai
4.5. DMA režimo signalai
4.6. Mityba
5. Autobusų dviračiai
5.1. Išteklių prieigos ciklas
5.1.1. Išteklių prieigos ciklas – 0 laukimo ciklų
5.1.2. Išteklių prieigos ciklas – įprastas ciklas
5.1.3. Išteklių prieigos ciklas – išplėstinis ciklas
5.2. Atkūrimo ciklas – įvadas
5.2.1. Atkūrimo ciklas – normalus ciklas
5.2.2. Atkūrimo ciklas – išplėstinis ciklas
5.3. DAP ciklas
5.3.1. TAP ciklas – normalus ciklas
5.3.2. DAP ciklas – išplėstinis ciklas
5.4. Padangų paėmimo ciklas
6. ISA magistralės laiko diagramos
Min
Maks
Min
Maks
Min Maks Min Maks
7. Šynų jungčių charakteristikos
7.1. Lizduose sumontuotų jungčių kaiščių priskyrimas
SA14
7.2. Signalų elektrinės charakteristikos
siųstuvas
7.4. Papildomi reikalavimai imtuvams ir siųstuvams išorinėse plokštėse
7.5. Autobusų apkrovos rezistoriai
7.6. Išorinės plokštės mechaninės charakteristikos
